ダイシュリンク
| Semiconductor device fabrication |
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| MOSFET scaling (process nodes) |
ダイシュリンク（光学シュリンクまたはプロセスシュリンクと呼ばれることもある）という用語は、金属酸化物半導体（MOS）デバイスの微細化を指します。ダイを縮小することで、より高度な製造プロセス（通常はリソグラフィーノードの進歩を伴う）を用いて、ほぼ同一の回路が製造されます。これにより、プロセッサのアーキテクチャに大きな変更が加えられないため研究開発費が削減され、同時に同じシリコンウェーハ上により多くのプロセッサダイを製造できるため、チップメーカーの全体的なコストが削減されます。その結果、製品単価が削減されます。
ダイシュリンクは、サムスン、インテル、TSMC、SK Hynixなどの半導体企業や、AMD（旧ATIを含む）、NVIDIA、MediaTekなどのファブレスメーカーにとって、価格を下げ、性能を高める鍵となっている。
詳細
2000年代の例としては、ソニーと東芝によるプレイステーション2のEmotion Engineプロセッサのダウンスケーリング（2000年の180 nm CMOSから2003年の90 nm CMOSへ）、[1]コードネームCedar Mill Pentium 4プロセッサ（90 nm CMOSから65 nm CMOSへ）およびPenryn Core 2プロセッサ（65 nm CMOSから45 nm CMOSへ）、コードネームBrisbane Athlon 64 X2プロセッサ（90 nm SOIから65 nm SOIへ）、ATIとNVIDIAのさまざまな世代のGPU、およびSamsung、東芝、SK Hynixのさまざまな世代のRAMとフラッシュメモリチップが挙げられます。 2010年1月、インテルは、Nehalemプロセッサマイクロアーキテクチャの旧世代で使用されていた45nmプロセスから32nmプロセスへとダウンサイジングされたClarkdale Core i5およびCore i7プロセッサをリリースした。特にインテルは、かつてはTick-Tockモデルを通じて、ダイシュリンクを活用し、製品性能を定期的に向上させることに重点を置いていた。このビジネスモデルでは、新しいマイクロアーキテクチャ（tock）がリリースされるたびに、同じマイクロアーキテクチャでダイシュリンク（tick）を実施し、性能を向上させる。[2]
ダイのシュリンクはエンドユーザーにとって有益です。ダイをシュリンクすると、チップのクロック周波数はそのままに、半導体デバイス内の各トランジスタのオン/オフの切り替えによって消費される電流が削減されるため、製品の消費電力（したがって発熱量も減少）が少なくなり、クロックレートの余裕が広がり、価格も下がります。[2] 200 mm または 300 mm のシリコン ウェーハを製造するコストは製造工程の数に比例し、ウェーハ上のチップの数には比例しないため、ダイのシュリンクによって各ウェーハに詰め込めるチップの数が増え、チップあたりの製造コストが下がります。
半縮み
CPU製造におけるダイシュリンクは、常にITRSで定義されたリソグラフィノード（リスト参照）への進化を伴います。GPUおよびSoC製造におけるダイシュリンクは、ITRSで定義されていないノード（例えば、150nm、110nm、80nm、55nm、40nm、そして最近では8nmノード）でのダイシュリンクを伴うことが多く、これらは「ハーフノード」と呼ばれることもあります。これは、ITRSで定義された2つのリソグラフィノード（そのため「ハーフノードシュリンク」と呼ばれます）間のつなぎであり、その後、ITRSで定義されたより低いノードへのさらなるシュリンクが行われるため、追加の研究開発コストの削減に役立ちます。ダイシュリンクをフルノードにするかハーフノードにするかの選択は、集積回路設計者ではなくファウンドリが行います。
| メインITRSノード | 一時的なハーフノード |
|---|---|
| 250 nm | 220 nm |
| 180 nm | 150 nm |
| 130 nm | 110 nm |
| 90 nm | 80 nm |
| 65 nm | 55 nm |
| 45 nm | 40 nm |
| 32 nm | 28 nm |
| 22 nm | 20 nm |
| 14 nm | 12 nm [3] |
| 10 nm | 8 nm |
| 7 nm | 6 nm |
| 5 nm | 4 nm |
| 3 nm | — |
参照
参考文献
- ^ 「PlayStation®の中核部分で使用されているEMOTION ENGINE®とグラフィックスシンセサイザーが1チップに」（PDF）ソニー、2003年4月21日。2019年6月26日閲覧。
- ^ ab 「Intelの『Tick-Tock』はどうやら終焉を迎え、『プロセス・アーキテクチャ・最適化』に」Anandtech . 2016年3月23日時点のオリジナルよりアーカイブ。 2016年3月23日閲覧。
- ^ 「台湾セミコンダクター・マニュファクチャリング社、『12nm』チップ技術計画を発表」モトリーフール2017年1月18日閲覧。
外部リンク
- 0.11 μm 標準セル ASIC
- EETimes: ON Semi、110nm ASICプラットフォームを提供
- ルネサスの55nmプロセスの特徴
- RDAとSMICが55nmミックスドシグナルICを製造
- グローバルファウンドリーズ 40nm
- UMC 45/40nm
- SiliconBlue、FPGAの40nmへの移行を示唆
- Globalfoundries 28nm、最先端技術
- TSMC、2011年第4四半期までに28nmプロセスの準備完了を改めて表明
- TSMC、28nmで設計開始が3倍に
