ラインの最後尾

バックエンド・オブ・ザ・ライン（BEOL）は、半導体デバイス製造におけるプロセスの一種で、デバイスがパターン形成されたウェハ上に金属配線層を堆積する工程です。これは、フロントエンド・オブ・ライン（FEOL）に続く、IC製造工程の2番目の工程です。BEOLでは、個々のデバイス（トランジスタ、コンデンサ、抵抗器など）が、金属配線の堆積方法に応じて相互に接続されます。

メタライゼーション

個々のデバイスは、酸化物層（絶縁用）と金属層（相互接続トラック用）を交互に積層することで接続されます。層間のビアと各層上の相互接続は、構造化プロセスによって形成されます。 ^{[ 1 ]}

一般的な金属としては銅とアルミニウムが挙げられます。BEOLは通常、ウェハ上に最初の金属層が堆積される時点から始まります。BEOLには、コンタクト、絶縁層（誘電体）、金属層、そしてチップとパッケージを接続するためのボンディングサイトが含まれます。現代のICプロセスでは、BEOLで10層以上の金属層が追加されることがあります。

1998年以前は、実質的にすべてのチップの金属相互接続層にアルミニウムが使用されていましたが、現在では銅が主に使用されています。^{[ 2 ]}

手順

BEOLの手順は以下のとおりです。^{[ 1 ]}^{[ 3 ]}

ソース、ドレイン領域およびポリシリコン領域のシリサイド化。
誘電体（最初の下層はプレメタル誘電体（PMD）で、金属をシリコンとポリシリコンから分離する）を追加し、CMP処理する
PMD に穴を開けて、そこに接点を作ります。
金属層1を追加
金属間誘電体（IMD）と呼ばれる2番目の誘電体を追加する
誘電体にビアを形成し、下層の金属と上層の金属を接続します。ビアは金属CVDプロセスで充填されます。
手順 4 ～ 6 を繰り返して、すべての金属レイヤーを取得します。
マイクロチップを保護するために最終的なパッシベーション層を追加する

BEOLの後には「バックエンドプロセス」（ポストファブとも呼ばれる）があり、これはクリーンルームではなく、多くの場合別の企業によって行われます。これには、ウェーハテスト、ウェーハバックグラインディング、ダイ分離、ダイテスト、ICパッケージング、そして最終テストが含まれます。

参照

参考文献

^ ^a ^b J. Lienig, J. Scheible (2020). 「第2.9.4章 BEOL:デバイスの接続」.電子回路レイアウト設計の基礎. Springer. p. 82. doi : 10.1007/978-3-030-39284-0 . ISBN 978-3-030-39284-0. S2CID 215840278 .
^ 「銅線相互接続アーキテクチャ」。
^ Karen A. Reinhardt、Werner Kern (2008).シリコンウェーハ洗浄技術ハンドブック（第2版）. William Andrew. p. 202. ISBN 978-0-8155-1554-8。

さらに読む

「第11章バックエンド技術」シリコンVLSI技術：基礎、実践、そしてモデリングプレンティス・ホール 2000年 681-786 頁ISBN 0-13-085037-3。
「第7.2.2章 CMOSプロセス統合：バックエンド統合」CMOS：回路設計、レイアウト、シミュレーションWiley-IEEE 2010年 199～208頁 [177～179] ISBN 978-0-470-88132-3。
「第2章：技術ノウハウ：シリコンからデバイスへ」 Lienig 、Scheible著『電子回路レイアウト設計の基礎』 Springer、doi：10.1007/978-3-030-39284-0 ISBN 978-3-030-39284-0, 2020. p. 82 (2.9.4 BEOL: デバイスの接続)

[Layout_book-1] J. Lienig, J. Scheible (2020). 「第2.9.4章 BEOL:デバイスの接続」.電子回路レイアウト設計の基礎. Springer. p. 82. doi : 10.1007/978-3-030-39284-0 . ISBN 978-3-030-39284-0. S2CID 215840278 .

[2] 「銅線相互接続アーキテクチャ」。

[3] Karen A. Reinhardt、Werner Kern (2008).シリコンウェーハ洗浄技術ハンドブック（第2版）. William Andrew. p. 202. ISBN 978-0-8155-1554-8。

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