CDNA（マイクロアーキテクチャ）

AMD CDNA
発売日2020年11月16日
（5年前） ( 2020-11-16 )
デザイン：AMD
製造プロセス
歴史
前任者GCN 5

CDNA（Compute DNA ）は、 AMDがデータセンター向けに設計した、コンピューティング中心のグラフィックス・プロセッシング・ユニット（GPU）マイクロアーキテクチャです。主にAMD Instinctシリーズのデータ​​センター向けグラフィックスカードで使用されているCDNAは、 Graphics Core Next （GCN）マイクロアーキテクチャの後継です。もう一つの後継は、コンシューマー向けグラフィックスに特化したマイクロアーキテクチャであるRDNA（Radeon DNA）です。

CDNAの第一世代は2020年3月5日に発表され、[2] 2020年11月16日に発売されたAMD Instinct MI100に搭載されました。[3]これはCDNA 1の唯一の生産製品であり、TSMCのN7 FinFETプロセスで製造されています。

CDNAラインの第2世代では、前世代のモノリシックアプローチとは異なる、マルチチップモジュール（MCM）アプローチが実装されました。AMD Instinct MI250XおよびMI250に搭載されたこのMCM設計では、ダイの接続にエレベーテッドファンアウトブリッジ（EFB） [4]が使用されました。これら2つの製品は2021年11月8日に発表され、11月11日に発売されました。CDNA 2ラインには、モノリシック設計を採用した後発製品であるMI210 [5]が含まれています。MI250XとMI250は、Open Compute Project （OCP）のOCPアクセラレータモジュール（OAM）ソケットフォームファクタを採用した最初のAMD製品です。低ワット数のPCIeバージョンも利用可能です。

CDNAの第3世代では、複数のノードで製造された異なるチップレットを活用したMCM設計に移行しました。現在MI300XとMI300Aで構成されるこの製品は、15個の独自ダイを搭載し、高度な3Dパッケージング技術を採用しています。MI300シリーズは2023年1月5日に発表され、2023年後半に発売されました。

CDNA 1

AMD CDNA 1
発売日2020年11月16日
（5年前） ( 2020-11-16 )
製造プロセスTSMC N7 (フィンFET )
歴史
前任者GCN 5
後継CDNA 2

CDNAファミリは、 Arcturusという 1 つのダイで構成されています。ダイは 750 平方ミリメートルで、256 億個のトランジスタが含まれており、TSMC の N7 ノードで製造されています。[6] Arcturus ダイには 120 個のコンピューティング ユニットと 4096 ビットのメモリ バスがあり、4 つのHBM2配置に接続され、ダイに 32 GB のメモリと 1200 GB/s を超えるメモリ帯域幅を提供します。前身と比較して、CDNA はグラフィックス アクセラレーションに関連するすべてのハードウェアを削除しました。削除された内容には、グラフィックス キャッシュ、テッセレーション ハードウェア、レンダリング出力ユニット(ROP)、ディスプレイ エンジンなどが含まれますが、これらに限定されません。CDNA は、HEVC、H.264、VP9デコード用のVCNメディア エンジンを保持しています。 [7] CDNA は、 NvidiaのVolta アーキテクチャに追加されたものと同様の専用のマトリックス コンピューティング ハードウェアも追加しました。

建築

120個の計算ユニット（CU）は4つの非同期計算エンジン（ACE）に分かれており、各ACEはそれぞれ独立したコマンド実行とディスパッチ機能を備えています。CUレベルでは、CDNA計算ユニットはGCNユニットと同様に構成されています。各CUには4つのSIMD16プロセッサが搭載されており、それぞれが64スレッドのウェーブフロント（Wave64）を4サイクルで実行します。

記憶システム

CDNAはHBMのクロック速度を20%向上させ、Vega 20 (GCN 5.0) と比較して約200 GB/sの帯域幅増加を実現しています。ダイには4MBの共有L2キャッシュが搭載されており、CUにクロックごとに2KBのデータを出力します。CUレベルでは、各CUが独自のL1キャッシュ、CUあたり64KBのローカルデータストア (LDS)、そして全CUで共有される4KBのグローバルデータストア (GDS) を備えています。このGDSは、制御データやリダクション演算の保存に使用したり、小規模なグローバル共有サーフェスとして利用したりできます。[7] [8]

実験的なPIM実装

2022年10月、サムスンはMI100のメモリ内処理（PIM）特化型バージョンを披露しました。2022年12月には、96基の改良型MI100からなるクラスターを公開し、様々なワークロードにおける処理スループットの大幅な向上と消費電力の大幅な削減を実現しました。[9]

GCNからの変更点

個々の計算ユニットはGCNとほぼ同様ですが、CUごとに4つの行列ユニットが追加されています。サポートされるデータ型も増え、BF16、INT8、INT4が追加されました。[7]行列ユニットと新しいデータ型を利用した演算の詳細なリストについては、CDNA ISAリファレンスガイドを参照してください。

製品

型式
（コード名）		リリース建築
と ファブ		トランジスタ
とダイサイズ		コアフィルレート[a]処理能力（TFLOPS）メモリTB Pソフトウェア
インターフェース		物理
インターフェース
ベクトル[a] [b]マトリックス[a] [b]
設定[c]クロック[a]
( MHz )		テクスチャ[d]
( GT /s)		ピクセル[e]
( GP /s)		ハーフ
（FP16）		シングル
（FP32）		ダブル
（FP64）		INT8BF16FP16FP32FP64バスの種類
と幅		サイズ
( GB )		クロック
( MT/s )		帯域幅
（GB /秒）
AMD インスティンクト MI100
（アークトゥルス）[10] [11]		2020年11月16日CDNA
TSMC  N7		25.6 × 10 9
750 mm 2		7680:480:-
120 CU		1000
1502		480
720.96		-122.88
184.57		15.72
23.10		7.86
11.5		122.88
184.57		61.44
92.28		122.88
184.57		30.72
46.14		15.36
23.07		HBM2
4096ビット		3224001228300ワットPCIe 4.0
×16		PCIe
×16
  1. ^ abcd ブースト値（利用可能な場合）は、基本値の下にイタリック体で記載されます。
  2. ^ ab精度パフォーマンスは、 FMA操作に基づいてベース (またはブースト) コア クロック速度から計算されます。
  3. ^ 統合シェーダ :テクスチャマッピングユニット :レンダリング出力ユニットと計算ユニット (CU)
  4. ^ テクスチャ フィルレートは、テクスチャ マッピング ユニットの数にベース (またはブースト) コア クロック速度を掛けて計算されます。
  5. ^ ピクセル フィルレートは、レンダリング出力ユニットの数にベース (またはブースト) コア クロック速度を掛けて計算されます。

CDNA 2

AMD CDNA 2
発売日2021年11月8日
（4年前） ( 2021-11-08 )
製造プロセスTSMC N6
歴史
前任者CDNA 1
後継CDNA 3

CDNAと同様に、CDNA 2もAldebaranと呼ばれる1つのダイで構成されています。このダイは790平方ミリメートルと推定され、TSMCのN6ノードで製造され、280億個のトランジスタを備えています。[12] Aldebaranダイには112個のコンピューティングユニットのみが含まれており、Arcturusから6.67％減少しています。前世代と同様に、このダイには4096ビットのメモリバスが含まれており、容量が最大64 GBまで倍増したHBM2eを使用しています。CDNA 2の最大の変更点は、2つのダイを同じパッケージに配置できることです。MI250Xは、2つのAldebaranダイ、220個のCU（ダイあたり110個）、および128 GBのHBM2eで構成されています。これらのダイは4つのInfinity Fabricリンクで接続され、ホストシステムによって独立したGPUとしてアドレス指定されます。[13]

建築

112個のCUはCDNAと同様に、4つの非同期演算エンジンに分割されており、各エンジンはそれぞれ28個のCUを搭載しています（前世代の30個ではなく）。CDNAと同様に、各CUには4つのSIMD16ユニットが搭載され、4サイクルで64スレッドのウェーブフロントを実行します。4つのマトリックスエンジンとベクターユニットはフルレートFP64のサポートを追加し、前世代と比べて大幅な性能向上を実現しています。[14] CDNA 2では複数の内部キャッシュも改良され、帯域幅が全体的に倍増しています。

記憶システム

CDNA 2のメモリシステムは全面的に改良されている。HBM2eへの移行から始まり、容量は64GBに倍増し、帯域幅は約3分の1（約1200GB/秒から1600GB/秒）増加した。[13] キャッシュレベル。各GCDには16ウェイ、8MBのL2キャッシュがあり、32のスライスに分割されている。このキャッシュはクロックあたり4KB、スライスあたりクロックあたり128Bを出力し、CDNAの帯域幅の2倍になっている。[13] さらに、4KBのグローバルデータストアが削除された。[14] L2とLDSを含むすべてのキャッシュにFP64データのサポートが追加されている。

相互接続

CDNA 2は、同一パッケージに複数のGPUを搭載した初の製品です。2つのGPUダイは4つのInfinity Fabricリンクで接続され、双方向帯域幅は合計400GB/秒です。[14]各ダイには8つのInfinity Fabricリンクが搭載されており、それぞれが物理的に16レーンのInfinity Linkで実装されています。AMDプロセッサと組み合わせると、Infinity Fabricとして機能します。その他のx86プロセッサと組み合わせると、16レーンのPCIe 4.0にフォールバックします。[14]

CDNAからの変更

最大の変更点は、すべての演算要素にフルレート（非パックFP32と比較して1:1）のFP64サポートを追加したことです。これにより、FP64行列演算は4倍に増加し、FP64ベクトル演算も大幅に増加しました。[13] INT32乗算も、GCNで見られた1/4レートとは異なり、INT32加算と同様にフルレートで実行されるようになりました。[15]

さらに、 V_PK_FMA_F32やV_PK_MUL_F32などのオペコードを使用して、パックされたFP32演算のサポートが追加されました。[16]パックされたFP32演算は最大2倍のスループットを実現できますが、コードの変更（少なくとも再コンパイル）が必要です。[13] CDNAと同様に、CDNA 2演算の詳細については、CDNA 2 ISAリファレンスガイドを参照してください。

製品

AMD Instinct CDNA 2世代GPU MI-2xx
アクセル発売日建築リソグラフィーコンピューティングユニットメモリPCIeサポートフォームファクター処理能力TB P
サイズタイプ帯域幅（GB/秒）FP16BF16FP32FP32行列FP64パフォーマンスFP64マトリックスINT8INT4
MI2102022年3月22日[17]CDNA 26 nm10464GBHBM2E1600181 TFLOPS22.6 TFLOPS45.3 TFLOPS22.6 TFLOPS45.3 TFLOPS181トップス300ワット
MI2502021年11月8日[18]208128GB3200OAM362.1 TFLOPS45.3 TFLOPS90.5 TFLOPS45.3 TFLOPS90.5 TFLOPS362.1 トップス560ワット
MI250X220383 TFLOPS47.92 TFLOPS95.7 TFLOPS47.9 TFLOPS95.7 TFLOPS383トップス560ワット

CDNA 3

AMD CDNA 3
発売日2023年12月6日
（23か月前） ( 2023-12-06 )
製造プロセスTSMC N5とN6
歴史
前任者CDNA 2

CDNA 3は、前世代の製品とは異なり、AMDのZen 2、3、4製品ラインと同様に、マルチチップシステムで使用される複数のダイで構成されています。MI300パッケージは比較的大規模で、 5nmで製造された9つのチップレットが4つの6nmチップレットの上に配置されています。[19]これらすべてが、8つのHBM配置を使用した128GBのHBM3と組み合わされています。[20]このパッケージには、推定1460億個のトランジスタが含まれています。Instinct MI300XとMI300Aの形で提供され、後者はAPUです。これらの製品は2023年12月6日に発売されました。[21]

MI300Xは、8つのアクセラレータ・コンプレックス・ダイ（XCD）と4つのIOダイ（IOD）で構成されています。MI300Aは、6つのXCD、3つのコア・コンプレックス・ダイ（CCD）（それぞれ3.7GHzで動作するZen 4コア8基を搭載）、そして4つのIODで構成されています。複数のMI300Aを同一システムで使用できます。例えば、Gigabyteは、このようなAPUを4基搭載できる4ソケット・マザーボードを製造しています。[22]

製品

AMD Instinct CDNA 3世代GPU - MI-3xx
アクセル発売日建築リソグラフィーコンピューティングユニットメモリPCIeサポートフォームファクター処理能力TB P
サイズタイプ帯域幅（GB/秒）FP16BF16FP32FP32行列FP64パフォーマンスFP64マトリックスINT8INT4
MI300A2023年12月6日[23]CDNA 36 nmと5 nm228128GBHBM353005.0APU SH5 LGA6096ソケット980.6 TFLOPS
1961.2 TFLOPS（スパース性あり）		122.6 TFLOPS61.3 TFLOPS122.6 TFLOPS1961.2 TOPS
3922.3 TOPS（スパース性あり）		該当なし550 W
760 W（液冷時）
MI300X304192GBOAM1307.4 TFLOPS
2614.9 TFLOPS（スパース性あり）		163.4 TFLOPS81.7 TFLOPS163.4 TFLOPS2614.9 TOPS
5229.8 TOPS（スパース性あり）		該当なし750ワット
MI325X2024年10月10日[24]256GBHBM3E6000

CDNA 4

AMD CDNA 4
発売日2025年6月12日
（5か月前） （2025年6月12日）
製造プロセスTSMC 3nm（XCD）、6nm FinFET（IOD）
歴史
前任者CDNA 3

AMDはAdvancing AI 2025において、MI350XとMI355Xの計画を発表しました。[25]新モデルには2つの形態があります。OCPアクセラレータモジュール（OAM）フォームファクタのシングルGPUと、ラックに収まるように設計された水冷式オクトGPU「プラットフォーム」です。どちらもUBB（OCPユニバーサルベースボード）を念頭に置いて設計されています。[26]

製品比較

型式
（コード名）		発売 日建築
とファブ 		トランジスタ
と ダイサイズ		コアフィルレート[a]ベクトル処理 能力[a] [b]
( TFLOPS )		行列処理 能力[a] [b]
( TFLOPS )		メモリTB Pソフトウェア
インターフェース		物理
インターフェース
設定[c]クロック[a]
( MHz )		テクスチャ[d]
( GT /s)		ピクセル[e]
( GP /s)		ハーフ（FP16）シングル（FP32）ダブル（FP64）INT8BF16FP16FP32FP64バスの 種類
と 幅		サイズ
( GB )		クロック
( MT/s )		帯域幅
（GB /秒）
テスラV100（PCIE）
（GV100）[27] [28]		2017年5月10日ボルタ
TSMC 12 nm 		12.1 × 10 9
815 mm 2		5120:320:128:640
80 SM		1370438.4175.3628.0614.037.01該当なし該当なし該当なし112.23該当なしHBM2
4096ビット		16
32		1750900250ワットPCIe 3.0
×16		PCIe ×16
テスラV100（SXM）
（GV100）[29] [30]		2017年5月10日1455465.6186.2429.8014.907.46該当なし該当なし該当なし119.19該当なし300ワットNVリンクSXM2
Radeon Instinct MI50
（Vega 20）[31] [32] [ 33] [34] [35] [36]		2018年11月18日GCN 5
TSMC 7nm 		13.2 × 10 9
331 mm 2		3840:240:64
60 CU		1450
1725		348.0
414.0		92.80
110.4		22.27
26.50		11.14
13.25		5.568
6.624		該当なし該当なし26.513.3?HBM2
4096ビット		16
32		20001024300ワットPCIe 4.0
×16		PCIe
×16
Radeon Instinct MI60
（Vega 20）[32] [ 37 ] [38] [39]		4096:256:64
64 CU		1500
1800		384.0
460.8		96.00
115.2		24.58
29.49		12.29
14.75		6.144
7.373		該当なし該当なし3216?
テスラA100（PCIE）
（GA100）[40] [41]		2020年5月14日アンペア
TSMC 7 nm 		54.2 × 10 9
826 mm 2		6912:432:-:432
108 SM		1065
1410		460.08
609.12		-58.89
77.97		14.72
19.49		7.36
9.75		942.24
1247.47		235.56
311.87		235.56
311.87		117.78
155.93		14.72
19.49		HBM2
5120ビット		40
80		31862039250ワットPCIe 4.0
×16		PCIe ×16
テスラ A100 (SXM)
(GA100)) [42] [43]		1275
1410		550.80
609.12		-70.50
77.97		17.63
19.49		8.81
9.75		1128.04
1247.47		282.01
311.87		282.01
311.87		141.00
155.93		17.63
19.49		400ワットNVリンクSXM4
AMD Instinct MI100
（アークトゥルス）[44] [45]		2020年11月16日cDNA
TSMC 7 nm 		25.6 × 10 9
750 mm 2		7860:480:-:480
120 CU		1000
1502		480
720.96		-?15.72
23.10		7.86
11.5		122.88
184.57		61.44
92.28		122.88
184.57		30.72
46.14		15.36
23.07		HBM2
4096ビット		3224001228300ワットPCIe 4.0
×16		PCIe
×16
AMD Instinct MI250X (PCIE)
(アルデバラン)		2021年11月8日CDNA 2
TSMC 6 nm 		58 × 10 9
1540 mm 2		14080:880:-:880
220 CU
AMD Instinct MI250X (OAM)
(アルデバラン)
テスラ H100 (PCIE)
(GH100)		2022年3月22日ホッパー
TSMC 4 nm 		80 × 10 9
814 mm 2
テスラ H100 (SXM)
(GH100)
  1. ^ abcd ブースト値（利用可能な場合）は、基本値の下にイタリック体で記載されます。
  2. ^ ab精度パフォーマンスは、 FMA操作に基づいてベース (またはブースト) コア クロック速度から計算されます。
  3. ^ 統合シェーダー :テクスチャマッピングユニット :レンダリング出力ユニット : AIアクセラレータとコンピューティングユニット（CU） /ストリーミングマルチプロセッサ（SM）
  4. ^ テクスチャ フィルレートは、テクスチャ マッピング ユニットの数にベース (またはブースト) コア クロック速度を掛けて計算されます。
  5. ^ ピクセル フィルレートは、レンダリング出力ユニットの数にベース (またはブースト) コア クロック速度を掛けて計算されます。

参照

参考文献

  1. ^ Smith, Ryan (2022年6月9日). 「AMD：2023年にCDNA 3とZen 4を組み合わせたMI300データセンターAPU」AnandTech . 2023年4月5日時点のオリジナルよりアーカイブ。 2022年12月20日閲覧。
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  4. ^ ライアン・スミス「AMD、Instinct MI200アクセラレータファミリーを発表：サーバーをエクサスケール以上へ」www.anandtech.com。2021年11月8日時点のオリジナルよりアーカイブ。 2022年9月21日閲覧。
  5. ^ ライアン・スミス「AMD、Instinct MI210アクセラレーターをリリース：PCIeカード搭載のCDNA 2」www.anandtech.com。2024年3月7日時点のオリジナルよりアーカイブ。 2022年9月21日閲覧。
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  10. ^ 「AMD Instinct MI100 パンフレット」（PDF） . AMD . 2022年12月25日閲覧。
  11. ^ 「AMD CDNAホワイトペーパー」（PDF） . AMD . 2022年12月25日閲覧。
  12. ^ Anton Shilov (2021年11月17日). 「AMDのInstinct MI250X OAMカードの写真：Aldebaranの巨大ダイが明らかに」. Tom's Hardware . 2022年11月20日閲覧。
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  • 公式ウェブページ
  • AMD CDNAアーキテクチャのホワイトペーパー
  • AMD CDNA 2 アーキテクチャのホワイトペーパー
  • AMD CDNA 3 アーキテクチャのホワイトペーパー
  • AMDGPUバックエンドのLLVMユーザーガイド::命令 - アーキテクチャとその命令セットの一覧
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