高帯域幅メモリ

高帯域幅メモリ（HBM）は、3D積層型同期ダイナミックランダムアクセスメモリ（SDRAM）用のコンピュータメモリインターフェースで、当初はサムスン、AMD、SK Hynixが開発した。高性能グラフィックアクセラレータ、ネットワークデバイス、高性能ASICと組み合わせて使用​​され、 CPUのオンパッケージキャッシュまたはオンパッケージRAMとして[ 1 ]、FPGA、一部のスーパーコンピュータ（ NEC SX-Aurora TSUBASAや富士通A64FXなど）にも使用されている。[ 2 ] HBMメモリチップはSK Hynixによって2013年に製造され[ 3 ] 、HBMを採用した最初のデバイスは2015年のAMD Fiji GPUであった。[ 4 ] [ 5 ]

HBMは2013年10月にJEDECによって業界標準として採用されました。 [ 6 ]第2世代のHBM2は2016年1月にJEDECによって承認されました。[ 7 ] JEDECは2022年1月27日にHBM3標準を正式に発表し、 [ 8 ] HBM4標準を2025年4月に発表しました。 [ 9 ] [ 10 ]

2025年、世界最大のHBMメーカーとしてはSK Hynix、Samsung Electronics、Micron Technologyなどが挙げられる。

TSMCはHBMのベースダイ[ 11 ]を生産しており、2026年には複数のHBM企業のファウンドリーとなる予定です。[ 12 ]

テクノロジー

タイプリリースピンあたりの最大データレート速度スタックスタックあたり
最大容量最大データレート
HBM 1 2013年10月1.0 Gbps8×128ビット 4 ダイ × 1 GB =  4 GB 128 GB/秒
HBM 2 2016年1月2.4 Gb/秒 8 ダイ × 1 GB =  8 GB 307 GB/秒
HBM 2E2019年8月3.6 Gb/秒12個のダイ × 2 GB = 24 GB 461 GB/秒
HBM 3 2022年1月6.4 Gbps16×64ビット 819 GB/秒
HBM 3E2023年5月9.8 Gbps16個のダイ × 3 GB = 48 GB1229 GB/秒
HBM 4 2025年4月8Gb/秒32×64ビット16個のダイ × 4 GB = 64 GB2048 GB/秒

HBMは、DDR4やGDDR5よりも高い帯域幅を、より少ない電力で、大幅に小型のフォームファクタで実現します。[ 13 ]これは、最大8個のDRAMダイと、バッファ回路やテストロジックを含めることができるオプションのベースダイを積み重ねることで実現されます。[ 14 ]スタックは、多くの場合、シリコンインターポーザなどの基板を介してGPUまたはCPU上のメモリコントローラに接続されます。[ 15 ] [ 16 ]あるいは、メモリダイをCPUまたはGPUチップ上に直接積み重ねることもできます。スタック内では、ダイはシリコン貫通ビア（TSV）とマイクロバンプによって垂直に相互接続されます。 HBM技術は原理的には似ていますが、Micron Technologyが開発したハイブリッドメモリキューブ（HMC）インターフェースとは互換性がありません。[ 17 ]

HBMメモリバスは、DDR4やGDDR5などの他のDRAMメモリと比較して非常に広い。4つのDRAMダイ（4-Hi）のHBMスタックには、ダイあたり2つの128ビットチャネルがあり、合計8チャネル、合計1024ビットの幅がある。したがって、4つの4-Hi HBMスタックを備えたグラフィックカード/GPUは、4096ビット幅のメモリバスを持つことになる。比較すると、GDDRメモリのバス幅は32ビットで、512ビットのメモリインターフェースを備えたグラフィックカードでは16チャネルである。[ 18 ] HBMはパッケージあたり最大4GBをサポートする。

DDR4やGDDR5に比べてメモリへの接続数が多いため、HBMメモリをGPU（または他のプロセッサ）に接続するための新しい方法が必要でした。[ 19 ] AMDとNvidiaはどちらも、メモリとGPUを接続するためにインターポーザーと呼ばれる専用のシリコンチップを使用しています。このインターポーザーには、メモリとプロセッサを物理的に近づける必要があるため、メモリパスが減少するという利点があります。しかし、半導体デバイスの製造はプリント基板の製造よりも大幅にコストがかかるため、最終製品のコストが増加します。

  • HBM DRAMダイ
    HBM DRAMダイ
  • HBMコントローラダイ
    HBMコントローラダイ
  • AMD Radeon R9 Nano グラフィックス カードの GPU パッケージ上の HBM メモリ
    AMD Radeon R9 Nanoグラフィックス カードの GPU パッケージ上の HBM メモリ

インタフェース

高帯域幅メモリを搭載したグラフィックカードを切断します。シリコン貫通ビア（TSV）をご覧ください。

HBM DRAMは、分散インターフェースを介してホストコンピューティングダイに緊密に結合されています。インターフェースは独立したチャネルに分割されています。各チャネルは互いに完全に独立しており、必ずしも同期しているわけではありません。HBM DRAMは、高速かつ低消費電力の動作を実現するために、ワイドインターフェースアーキテクチャを採用しています。HBM DRAMは、500MHzの差動クロックCK_t / CK_cを使用します（ここで、接尾辞「_t」は差動ペアの「真の」または「正の」成分、「_c」は「相補の」成分を表します）。コマンドはCK_t、CK_cの立ち上がりエッジで登​​録されます。各チャネルインターフェースは、ダブルデータレート（DDR）で動作する128ビットのデータバスを維持します。HBMはピンあたり1GT  /s（1ビット転送）の転送速度をサポートし、パッケージ全体の帯域幅は128GB/sとなります。[ 20 ]

HBM2

第2世代の高帯域幅メモリであるHBM2も、スタックあたり最大8個のダイを搭載し、ピン転送速度を最大2GT  /sまで倍増させます。1024ビット幅のアクセスを維持しながら、HBM2はパッケージあたり256GB/sのメモリ帯域幅を実現します。HBM2の仕様では、パッケージあたり最大8GBまで可能です。HBM2は、特に仮想現実（VR）などのパフォーマンスが重視されるコンシューマーアプリケーションに有効であると予測されています。[ 21 ]

2016年1月19日、サムスンはHBM2の早期量産を発表し、スタックあたり最大8GBの容量を実現した。[ 22 ] [ 23 ] SKハイニックスも2016年8月に4GBスタックの提供開始を発表した。[ 24 ]

  • HBM2 DRAMダイ
    HBM2 DRAMダイ
  • HBM2コントローラダイ
    HBM2コントローラダイ
  • Radeon RX Vega 64 GPUのHBM2インターポーザー。HBMダイが取り外されているが、GPUはまだ取り付けられている。
    Radeon RX Vega 64 GPUのHBM2インターポーザー。HBMダイが取り外されているが、GPUはまだ取り付けられている。

HBM2E

2018年後半、JEDECはHBM2仕様のアップデートを発表し、帯域幅と容量の拡張を実現しました。[ 25 ]公式仕様では、スタックあたり最大307GB/秒（実効データレート2.5Tbit/秒）がサポートされていますが、この速度で動作する製品は既に提供されていました。さらに、このアップデートでは12-Hiスタック（12個のダイ）のサポートが追加され、スタックあたり最大24GBの容量が可能になりました。

2019年3月20日、サムスンは、スタックあたり8つのダイ、3.2GT /sの転送速度 、合計16GB、スタックあたり410GB/sを提供するFlashbolt HBM2Eを発表しました。[ 26 ]

2019年8月12日、SK HynixはHBM2Eを発表しました。これはスタックあたり8つのダイを搭載し、転送速度は3.6  GT/sで、合計16 GB、スタックあたり460 GB/sを提供します。[ 27 ] [ 28 ] 2020年7月2日、SK Hynixは量産を開始したと発表しました。[ 29 ]

2019年10月、サムスンは12層のHBM2Eを発表しました。[ 30 ]

HBM3

2020年後半、MicronはHBM2E規格のアップデートを発表し、同時にHBMnext（後にHBM3に改名）と呼ばれる次世代規格も発表しました。これはHBM2からの大きな世代的飛躍であり、HBM2Eの後継となるものでした。この新しいVRAMは2022年第4四半期に市場投入される予定でした。名称が示唆するように、新しいアーキテクチャが導入される可能性が高いでしょう。

アーキテクチャは全面的に見直される可能性があるものの、リーク情報によると、パフォーマンスは更新されたHBM2E規格と同等になるとのことです。このRAMは主にデータセンターGPUで使用されると思われます。[ 31 ] [ 32 ] [ 33 ] [ 34 ]

2021年半ば、SKハイニックスはHBM3規格の一部仕様を発表した。5.2Gbit/sのI/O速度とパッケージあたり665GB/sの帯域幅に加え、最大16階層の2.5Dおよび3Dソリューションも提供している。[ 35 ] [ 36 ]

2021年10月20日、HBM3のJEDEC規格が最終決定される前に、SK Hynixはメモリベンダーとして初めてHBM3メモリデバイスの開発を完了したことを発表しました。SK Hynixによると、このメモリは最大6.4Gbit/s/ピンの速度で動作し、JEDEC規格HBM2Eの2倍のデータレートとなります。JEDEC規格HBM2Eの正式な最高速度は3.2Gbit/s/ピンで、SK Hynix独自の3.6Gbit/s/ピンHBM2Eよりも78%高速です。このデバイスは6.4Gbit/sのデータ転送速度をサポートしているため、単一のHBM3スタックで最大819GB/秒の帯域幅を提供できます。HBM3の基本バス幅は変更されておらず、メモリの単一スタックは1024ビット幅です。 SK Hynixは、16GBと24GBの2つの容量でメモリを提供する予定で、それぞれ8-Hiスタックと12-Hiスタックに対応する。スタックは、厚さ30μmの16Gb DRAMを8個または12個搭載し、シリコン貫通ビア（TSV）で相互接続される。[ 37 ] [ 38 ] [ 39 ]

AnandTechのライアン・スミス氏によると、SK Hynix の第一世代 HBM3 メモリは最新世代の HBM2E メモリと同じ密度であるため、次世代部品の総メモリ容量を増やしたいデバイスベンダーは、それまで一般的に使用されていた 8 層スタックから 12 ダイ/層のメモリを使用する必要があるという。[ 37 ] Tom's Hardware のアントン・シロフ氏によると、高性能コンピューティング GPU や FPGA は通常 4 つまたは 6 つの HBM スタックを使用するため、SK Hynix の HBM3 24 GB スタックでは 3.2 TB/秒または 4.9 TB/秒のメモリ帯域幅が得られるという。同氏はまた、SK Hynix の HBM3 チップは HBM2 や HBM2E チップのような長方形ではなく、正方形であるとも指摘している。[ 38 ] The Registerのクリス・メラー氏によると、JEDECがまだHBM3規格を開発していないため、SKハイニックスは将来のより高速な設計に合わせて設計を改造する必要があるかもしれないとのことだ。[ 39 ]

JEDECは2022年1月27日にHBM3規格を正式に発表しました[ 8 ]。メモリチャネル数は、HBM2eの128ビット×8チャネルから、HBM3では64ビット×16チャネルに倍増しました。したがって、インターフェースのデータピンの総数は依然として1024本です[ 40 ]。

2022年6月、SKハイニックスは、2022年第3四半期に出荷が予定​​されているNvidiaのH100 GPUに使用される業界初のHBM3メモリの量産を開始したと発表した。このメモリは、H100に「最大819GB/秒」のメモリ帯域幅を提供する。[ 41 ]

2022年8月、Nvidiaは「Hopper」H100 GPUが、80GBのRAMと3TB/秒のメモリ帯域幅（サイトあたり16GB、600GB/秒）を提供する5つのアクティブHBM3サイト（オンボード6サイト中）を搭載して出荷されると発表した。[ 42 ]

HBM3E

SK Hynixは2023年5月30日、8Gbit/s/ピンのデータ処理速度（HBM3より25％高速）を備えたHBM3Eメモリを発表し、2024年上半期に生産開始予定である。[ 43 ] 1024ビットバスで8GT/sでは、スタックあたりの帯域幅がHBM3の819.2GB/sから1TB/sに増加した。

2023年7月26日、Micronは9.6Gbit/s/pinのデータ処理速度（HBM3より50%高速）を備えたHBM3Eメモリを発表しました。[ 44 ] Micron HBM3Eメモリは、1β DRAMプロセス技術と高度なパッケージングを採用し、業界最高の性能、容量、電力効率を実現した高性能HBMです。8ハイキューブあたり24GBのストレージが可能で、1.2TB/sのデータ転送が可能です。2024年には、12ハイキューブで36GBの容量を持つ製品が発売される予定です。

2023年8月、Nvidiaは、6144ビットバスを介して141GB（物理144GiB）のHBM3eを活用し、HBM3バージョンと比較して50％高いメモリ帯域幅と75％高いメモリ容量を提供するGH200 Grace Hopperスーパーチップの新バージョンを発表しました。[ 45 ]

2023年5月、サムスンは最大7.2Gbit/sのHBM3Pを発表し、2024年に生産開始する予定である。[ 46 ]

2023年10月20日、サムスンは最大9.8Gbit/sのメモリを搭載したHBM3E「Shinebolt」を発表しました。[ 47 ]

2024年2月26日、マイクロンはマイクロンのHBM3Eメモリの量産を発表した。[ 48 ]

2024年3月18日、NvidiaはHBM3Eメモリを搭載したBlackwellシリーズのGPUを発表しました[ 49 ]

2024年3月19日、SKハイニックスはSKハイニックスHBM3Eメモリの量産を発表した。[ 50 ]

SKハイニックスは2024年9月に12層HBM3Eメモリの量産を発表し[ 51 ]、11月には16層バージョンの量産を発表した[ 52 ] 。

HBM-PIM

2021年2月、サムスンはメモリ内処理（PIM）を備えたHBMの開発を発表しました。この新しいメモリは、AIコンピューティング機能をメモリ内に組み込み、大規模データ処理能力を向上させます。DRAMに最適化されたAIエンジンを各メモリバンク内に配置することで、並列処理を可能にし、データ移動を最小限に抑えます。サムスンによると、これによりシステム性能が2倍になり、消費電力が70%以上削減されますが、システムの他の部分にハードウェアやソフトウェアの変更は必要ありません。[ 53 ]

HBM4

2024年7月、JEDECはHBM4の予備仕様を発表しました。[ 54 ]ピンあたりのデータレートは6.4 Gbit/s/ピン（HBM3のレベル）に低下しましたが、スタックあたり2048ビットのインターフェース（前世代の2倍）を使用しているため、HBM3Eよりも高い（1.6TB/s）[ 55 ]データレートを実現しています。また、4GBのレイヤー（16層構成で64GB）も可能になります。

2025年4月、JEDECはHBM4の公式仕様を発表しました。[ 9 ] 2048ビットインターフェースで最大8Gbpsの転送速度、最大2TB/sの総帯域幅、4～16スタックの高さ、24Gbまたは32GbのDRAMダイ密度をサポートし、最大64GBの容量を実現します。HBM4はHBM3コントローラーと下位互換性があります。この規格の策定には、Samsung、Micron、SK hynixが貢献しました。[ 10 ]

歴史

背景

ダイスタック型メモリは、フラッシュメモリ業界で初めて商用化されました。東芝は2007年4月に8個のダイをスタックしたNANDフラッシュメモリチップを発表しました[ 56 ]。続いて、ハイニックスセミコンダクターは2007年9月に24個のダイをスタックしたNANDフラッシュメモリチップを発表しました[ 57 ] 。

シリコン貫通ビア（TSV）技術を使用した3D積層ランダムアクセスメモリ（RAM）は、エルピーダメモリによって商品化され、同社は2009年9月に最初の8GB DRAMチップ（4つのDDR3 SDRAMダイを積層）を開発し、2011年6月にリリースしました。 2011年には、SK HynixがTSV技術を使用した16GB DDR3メモリ（40nmクラス）を発表しました[ 3 ]。サムスン電子は9月にTSVをベースにした3D積層32GB DDR3（30nmクラス）を発表しました。 その後、サムスンとマイクロンテクノロジーは10月にTSVベースのハイブリッドメモリキューブ（HMC）技術を発表しました。[ 58 ]     

JEDECは、数年にわたる開発を経て、2011年12月にWide IOメモリ向けのJESD229規格[ 59 ]を初めてリリースしました。これは、シングルデータレートクロックを備えた4つの128ビットチャネルを備えたHBMの前身です。その後、2013年10月に最初のHBM規格JESD235がリリースされました。

発達

AMD Fiji、HBMを採用した最初のGPU

AMDでは、コンピュータメモリの消費電力とフォームファクタの増加という問題を解決するため、2008年に高帯域幅メモリの開発が開始されました。その後数年間、AMDはシニアAMDフェローのブライアン・ブラック氏が率いるチームと協力し、ダイスタッキングの問題を解決する手順を開発しました。[60] AMDはHBMのビジョンを実現するために、メモリ業界のパートナー、特に3Dスタックメモリの経験を持つ韓国のSK Hynix [60 ]や、インターポーザー業界（台湾のUMC）およびパッケージング業界（ Amkor TechnologyおよびASE ）のパートナーの協力を得ました。[ 60 ]

HBMの開発は、SK Hynixが最初のHBMメモリチップを製造した2013年に完了しました。[ 3 ] HBMは、2010年にAMDとSK Hynixによって提案され、2013年10月にJEDECによって業界標準JESD235として採用されました。 [ 6 ]量産は、 2015年に韓国の利川にあるHynixの施設で開始されました。

HBMを採用した最初のGPUは、2015年6月に発売されたAMD Fijiで、AMD Radeon R9 Fury Xを搭載していました。[ 4 ] [ 61 ] [ 62 ]

2016年1月、サムスン電子はHBM2の初期量産を開始しました。[ 22 ] [ 23 ]同月、HBM2はJEDECによって標準規格JESD235aとして承認されました。[ 7 ] HBM2を採用した最初のGPUチップは、2016年4月に正式に発表されたNvidia Tesla P100です。 [ 63 ] [ 64 ]

2016年6月、インテルは8スタックのHCDRAM（MicronのHBMバージョン）を搭載したXeon Phiプロセッサフ​​ァミリーをリリースしました。2016年8月のHot Chipsでは、サムスンとHynixの両社が新世代のHBMメモリ技術を発表しました。[ 65 ] [ 66 ]両社は、高密度、広帯域幅、低消費電力が期待される高性能製品を発表しました。サムスンはまた、マスマーケットをターゲットとしたHBMの低コスト版を開発中であると発表しました。バッファダイを削除し、TSVの数を減らすことでコストは削減されますが、全体的な帯域幅（200 GB/秒）は減少します。

NvidiaのP100とH100 GPUは、それぞれHBM2とHBM3メモリを採用した最初の製品です。[ 67 ] AMDのMI430XはHBM4を採用した最初の製品です。

参照

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