「HT」と略されることもあるハイパースレッディングと混同しないでください。

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HyperTransport（HT）は、以前はLightning Data Transportとして知られており、コンピュータプロセッサ間の相互接続技術です。 2001年4月2日に導入された、双方向シリアル/パラレルの高帯域幅、低遅延の ポイントツーポイントリンクです。[ 1 ] HyperTransportコンソーシアムは、HyperTransport技術の推進と開発を担当しています。

HyperTransportは、 Athlon 64からAMD FXまでのAMD中央処理装置（CPU）および関連するマザーボードチップセットのシステムバスアーキテクチャとして最もよく知られています。HyperTransportは、 IBMとAppleのPower Mac G5マシン、そして多くの最新のMIPSシステムにも採用されています。

現在の仕様 HTX 3.1 は、2014 年の高速 (2666 および 3200  MT /s、つまり約 10.4 GB/s と 12.8 GB/s) DDR4 RAM と低速 (約 1 GB/s [1]、ハイエンドのPCIe SSD の ULLtraDIMMフラッシュ RAM に類似) テクノロジ[明確化が必要]に対して競争力を維持しました — 共通 CPU バス上の RAM 速度の範囲は、どの Intelフロントサイド バスよりも広範囲です。Intel テクノロジでは、RAM の各速度範囲に独自のインターフェイスが必要なため、マザーボードのレイアウトは複雑になりますが、ボトルネックは少なくなります。26 GB/s の HTX 3.1 は、提案されている最高速で動作する DDR4 スティックを最大 4 本まで統合バスとして動作できます。それを超えると、DDR4 RAM には 2 つ以上の HTX 3.1 バスが必要になる場合があり、統合トランスポートとしての価値は低下します。

概要

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HyperTransportには、1.x、2.0、3.0、3.1の4つのバージョンがあり、200MHzから3.2GHzまで動作します。また、DDR（ダブルデータレート）接続であるため、クロック信号の立ち上がりエッジと立ち下がりエッジの両方でデータを送信します。これにより、3.2GHz動作時に最大6400MT/sのデータレートを実現します。現在のコンピューティングでは、動作周波数はマザーボードのチップセット（ノースブリッジ）と自動ネゴシエーションされます。 

HyperTransportは、リンクあたり2～32ビットの自動ネゴシエーションによるビット幅をサポートし、HyperTransportバスごとに2つの単方向リンクがあります。バージョン3.1の登場により、完全な32ビットリンクを使用し、HyperTransport 3.1仕様の動作周波数をフルに活用することで、理論上の転送速度は片方向あたり25.6  GB /秒（3.2GHz × クロックサイクルあたり2回の転送 × リンクあたり32ビット）、つまり総スループット51.2 GB/秒となり、PCワークステーションやサーバーの既存のバス規格のほとんどだけでなく、高性能コンピューティングやネットワーキングのバス規格のほとんどよりも高速になりました。

1つのシステム構成内で、異なる幅のリンクを混在させることができます。例えば、CPUへの16ビットリンク1つと、周辺機器への8ビットリンク1つといった具合です。これにより、 CPU間の相互接続を広くし、必要に応じて周辺機器への低帯域幅の相互接続が可能になります。また、リンク分割もサポートしており、1つの16ビットリンクを2つの8ビットリンクに分割できます。この技術は、オーバーヘッドが低いため、他のソリューションよりもレイテンシが低くなります。

電気的には、HyperTransportは1.2Vで動作する低電圧差動信号（LVDS）に似ています。[ 2 ] HyperTransport 2.0では、ポストカーソル送信機デエンファシスが追加されました。HyperTransport 3.0では、スクランブルと受信機位相調整、およびオプションの送信機プリカーサーデエンファシスが追加されました。

パケット指向

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HyperTransportはパケットベースで、各パケットはリンクの物理的な幅に関係なく、 32ビットワードのセットで構成されます。パケットの最初のワードには常にコマンドフィールドが含まれます。多くのパケットには40ビットのアドレスが含まれます。64ビットアドレス指定が必要な場合は、32ビットの制御パケットが先頭に追加されます。データペイロードは制御パケットの後に送信されます。転送は、実際の長さに関係なく、常に32ビットの倍数にパディングされます。

HyperTransportパケットは、ビットタイムと呼ばれるセグメント単位で相互接続に入ります。必要なビットタイムの数はリンク幅によって異なります。HyperTransportは、システム管理メッセージング、割り込みのシグナリング、隣接デバイスまたはプロセッサへのプローブ発行、I/Oトランザクション、および一般的なデータトランザクションもサポートしています。サポートされている書き込みコマンドには、postedとnon-postedの2種類があります。posted書き込みは、ターゲットからの応答を必要としません。これは通常、ユニフォームメモリアクセストラフィックやダイレクトメモリアクセス転送などの高帯域幅デバイスで使用されます。non-posted書き込みは、受信側からの「ターゲット完了」応答の形での応答を必要とします。読み取りにも、読み取りデータを含む応答が必要です。HyperTransportは、PCIコンシューマ/プロデューサ順序付けモデルをサポートしています。

電源管理

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HyperTransportは、Advanced Configuration and Power Interface（ APCIP）仕様に準拠しているため、電源管理も容易です。つまり、プロセッサのスリープ状態（Cステート）の変化がデバイスの状態（Dステート）の変化を通知し、例えばCPUがスリープ状態になったときにディスクの電源をオフにするといったことが可能です。HyperTransport 3.0では、集中型電源管理コントローラによる電源管理ポリシーの実装を可能にする機能が追加されました。

アプリケーション

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フロントサイドバスの置き換え

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HyperTransportの主な用途は、Intelプロセッサの種類ごとに異なるIntel定義のフロントサイドバスを置き換えることです。例えば、 PentiumはPCI Expressバスに直接接続できず、システムを拡張するためにはまずアダプタを経由する必要があります。独自のフロントサイドバスは、 AGPやPCI Expressなどの様々な標準バス用のアダプタを介して接続する必要があります。これらのアダプタは通常、それぞれのコントローラ機能、つまりノースブリッジとサウスブリッジに含まれています。

一方、HyperTransportは複数の企業からなるコンソーシアムによって公開されたオープン仕様です。単一のHyperTransportアダプタチップは、HyperTransport対応の幅広いマイクロプロセッサで動作します。

AMD は、 Opteron、Athlon 64、Athlon II、Sempron 64、Turion 64、Phenom、Phenom II、およびFXファミリのマイクロプロセッサ のフロントサイド バスを HyperTransport に置き換えました。

マルチプロセッサ相互接続

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HyperTransportのもう一つの用途は、 NUMA マルチプロセッサコンピュータの相互接続です。AMDは、OpteronおよびAthlon 64 FX（Dual Socket Direct Connect (DSDC)アーキテクチャ）プロセッサラインのDirect Connectアーキテクチャの一部として、独自のキャッシュコヒーレンシ拡張機能を備えたHyperTransportを採用しました。EPYCサーバーCPUで使用されるInfinity Fabricは、HyperTransportのスーパーセットです。NewisysのHORUSインターコネクトは、このコンセプトを大規模クラスタに拡張しています。3Leaf SystemsのAquaデバイスは、CPU、メモリ、I/Oを仮想化し、相互接続します。

ルータまたはスイッチバスの交換

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HyperTransport は、ルーターやスイッチのバスとしても使用できます。ルーターとスイッチには複数のネットワーク インターフェイスがあり、これらのポート間でデータを可能な限り高速に転送する必要があります。たとえば、4 ポートの 1000  Mbit /sイーサネットルーターには、最大 8000 Mbit/s の内部帯域幅 (1000 Mbit/s × 4 ポート × 2 方向) が必要ですが、HyperTransport はこのアプリケーションに必要な帯域幅を大幅に超えています。ただし、4 + 1 ポートの 10 Gb ルーターには、100 Gbit/s の内部帯域幅が必要です。これに 802.11ac の 8 つのアンテナと WiGig 60 GHz 規格 (802.11ad) を追加すると、HyperTransport はより実現可能になります (必要な帯域幅には 20 ～ 24 レーンが使用されます)。

コプロセッサ相互接続

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CPUとコプロセッサ間のレイテンシと帯域幅の問題は、実用化における大きな障害となってきました。HyperTransportバスにアクセスでき、マザーボードに統合可能なFPGAなどのコプロセッサが登場しています。主要メーカー（AlteraとXilinx）の現世代FPGAは、HyperTransportインターフェースを直接サポートし、IPコアも提供しています。XtremeData社やDRCなどの企業は、これらのFPGA（DRCの場合はXilinx）を活用し、FPGAをOpteronソケットに直接接続できるモジュールを開発しています。

AMDは、プラグインカードおよびコプロセッサにおけるHyperTransportの利用をさらに促進するため、2006年9月21日にTorrenzaというイニシアチブを開始しました。このイニシアチブにより、AMDの「Socket F」がXtremeDataやDRCなどのプラグインボードに開放されました。

アドオンカードコネクタ（HTXおよびHTX3）

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上から下のコネクタ: HTX、ライザーカード用 PCI-Express、PCI-Express

HyperTransportコンソーシアムは、スロットベースの周辺機器をHyperTransportインターフェースを用いてマイクロプロセッサに直接接続することを可能にするコネクタ仕様を発表しました。これはHyperTransport Xpansion（HTX）と呼ばれています。16レーンPCI Expressスロットと同じメカニカルコネクタ（および電源ピン用のx1コネクタ）の逆コネクタを使用することで、HTXはCPUへの直接アクセスとシステムRAMへのDMAをサポートするプラグインカードの開発を可能にします。このスロットに対応した最初のカードは、QLogic InfiniPath InfiniBand HCAでした。IBMやHPをはじめとする企業がHTX準拠システムをリリースしています。

オリジナルのHTX規格は16 ビットと 800MHzに制限されています。[ 3 ]

2008年8月、HyperTransportコンソーシアムはHTX3をリリースしました。これはHTXのクロックレートを2.6GHz（5.2GT/s、10.7GTi、実データレート5.2GHz、編集レート3MT/s）まで拡張し、下位互換性を維持しています。[ 4 ]

テスト

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「DUT」テストコネクタ[ 5 ]は、標準化された機能テストシステムの相互接続を可能にするために定義されています。

実装

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周波数仕様

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HyperTransport
バージョン		年最大HT周波数最大リンク幅最大総帯域幅（GB/秒）
双方向16ビット単方向32ビット単方向*
1.02001800MHz32ビット12.83.26.4
1.12002800MHz32ビット12.83.26.4
2.020041.4GHz32ビット22.45.611.2
3.020062.6GHz32ビット41.610.420.8
3.120083.2GHz32ビット51.212.825.6

* AMD Athlon 64、Athlon 64 FX、Athlon 64 X2、Athlon X2、Athlon II、Phenom、Phenom II、Sempron、Turionシリーズ以降は、1 つの 16 ビット HyperTransport リンクを使用します。AMD Athlon 64 FX ( 1207 )、Opteron は、最大 3 つの 16 ビット HyperTransport リンクを使用します。これらのプロセッサ リンクの一般的なクロック レートは、800 MHz ～ 1 GHz (754/939/940 リンク上の古いシングル ソケットおよびマルチ ソケット システム) および 1.6 GHz ～ 2.0 GHz (AM2+/AM3 リンク上の新しいシングル ソケット システム - ほとんどの新しい CPU は 2.0  GHz を使用) です。HyperTransport 自体は 32 ビット幅のリンクができますが、その幅は現在どの AMD プロセッサでも使用されていません。これらには、Nvidia nForce3 150、nForce3 Pro 150、ULi M1689 が含まれます。これらは 16 ビットの HyperTransport ダウンストリーム リンクを使用しますが、HyperTransport アップストリーム リンクは 8 ビットに制限されます。

名前

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ハイパートランスポートを指す「HT」という用語と、後に一部のPentium 4ベース、およびより新しいNehalemおよびWestmereベースのIntel Coreマイクロプロセッサに搭載されたIntelのハイパースレッディング機能を指す「HT 」という用語との間に、マーケティング上の混乱が生じています[要出典] 。ハイパースレッディングは正式にはハイパースレッディング・テクノロジー（HTT）またはHTテクノロジーと呼ばれています。こうした混乱を避けるため、HyperTransportコンソーシアムでは常に「HyperTransport」という表記を使用しています。

インフィニティファブリック

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Infinity Fabric ( IF ) は、AMD が 2016 年に GPU と CPU の相互接続として発表した HyperTransport のスーパーセットです。内部で使用される場合はGlobal Memory Interconnect (GMI) と呼ばれます。[ 7 ]また、CPU 間、GPU 間、または CPU と GPU ( Heterogeneous System Architectureの場合) 間の通信用のチップ間相互接続としても使用可能で、 Infinity Architectureと呼ばれる配置、外部グローバルメモリ相互接続(xGMI)と呼ばれるリンクを備えています。[ 8 ] [ 9 ] [ 10 ] [ 11 ]同社によると、Infinity Fabric は 30  GB/秒から 512  GB/秒まで拡張可能で、 2017 年にリリースされたZenベースの CPU とVega GPU で使用される予定です。

ZenおよびZen+ CPUでは、「SDF」データ相互接続はDRAMメモリクロック（MEMCLK）と同じ周波数で動作します。これは、クロック速度の違いによるレイテンシを排除するための決定です。結果として、より高速なRAMモジュールを使用することで、バス全体が高速化されます。リンクはHTと同様に32ビット幅ですが、オリジナルの2サイクルと比較して、1サイクルあたり8回の転送（128ビットパケット）が行われます。電気的な変更により、電力効率が向上しています。[ 12 ] Zen 2およびZen 3 CPUでは、IFバスは別のクロック（FCLK）で動作し、統合メモリコントローラ（UCLK）も同様です。UCLKはDRAMクロック（MCLK）に対して1:1または2:1の比率です。これにより、デスクトッププラットフォームではDRAMの最大速度が事実上IF速度によって制限されていましたが、この制限を回避できます。バス幅も2倍になっています。[ 13 ] FCLKがUCLKと同期していない場合、レイテンシのペナルティが発生します。[ 14 ] Zen 4以降のCPUでは、IFバスはDRAMへの非同期クロックで動作することができ、DDR5が実現するより高いクロック速度を実現しています。[ 15 ]

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AMD GPUのプロフェッショナル/ワークステーションモデルには、ホストPCIeバスをバイパスしてGPUのInfinity Fabricバスを接続するためのInfinity Fabric Linkエッジコネクタが搭載されています。Link「ブリッジ」デバイス自体は、2つまたは4つの対応するスロットを備えたプリント基板です。 [ 16 ]各GPUファミリーは異なるコネクタを使用しており、ブリッジ/リンクは通常、同じモデルのGPU間でのみ機能します。したがって、これはNVLinkのプラグインボードバージョンに似ています。

Infinityアーキテクチャの例

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Zen 5ベースのEpyc CPUは、コアあたり36GB/秒のInfinity Fabric接続を内蔵しています。各IOダイは、多機能PCIe 5.0/Infinity Fabricシリアライザ/デシリアライザ（SerDes）を介して外部Infinity Fabric接続を備え、PCIe物理層を再利用しています。これは2ソケットシステムにおけるプロセッサ間通信に使用され、それぞれ64GB/秒のリンクを3つまたは4つ提供します。[ 7 ]

各Instinct MI250は、 xGMIプロトコルを実行するメッシュ相互接続用に、50GB/sのInfinity Fabric Linkを4レーン備えています。ホストとの接続は、PCIe Gen 4 x16またはPCIe PHY上のInfinity Fabricを介して行われます。複数のリンクからの帯域幅は、異なる中間GPUを経由して集約されます。[ 17 ]実際に達成可能な性能値については、Schieffer et al. (2024) を参照してください。[ 18 ]

サードパーティのサポート

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UALink は、共有メモリ プロトコルの 1 つとして Infinity Fabric/xGMI を利用します。

BroadcomはxGMIをサポートするPCIeスイッチとネットワークインターフェースカードを製造している。[ 19 ] [ 20 ]

参照

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参考文献

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  1. ^ 「API NetWorks、業界初のHyperTransportテクノロジ-PCIブリッジチップを発表し、HyperTransportテクノロジの利用を加速」HyperTransportコンソーシアム（プレスリリース） 。 2001年4月2日。2006年10月10日時点のオリジナルよりアーカイブ。
  2. ^ 「概要」（PDF） . HyperTransport Consortium . 2011年7月16日時点のオリジナル（PDF）からアーカイブ。
  3. ^ Emberson, David; Holden, Brian (2007年12月12日). 「HTX仕様」(PDF) . HyperTransport Consortium . p. 4. 2012年3月8日時点のオリジナル(PDF)からアーカイブ。 2008年1月30日閲覧。
  4. ^ Emberson, David (2008年6月25日). 「HTX3仕様」(PDF) . HyperTransport Consortium . p. 4. 2012年3月8日時点のオリジナル(PDF)からアーカイブ。 2008年8月17日閲覧。
  5. ^ Holden, Brian; Meschke, Mike; Abu-Lebdeh, Ziad; D'Orfani, Renato. 「HyperTransport用DUTコネクタとテスト環境」(PDF) . HyperTransport Consortium . 2006年9月3日時点のオリジナル(PDF)からアーカイブ。 2022年11月12日閲覧。
  6. ^ Apple (2003年6月25日). 「WWDC 2003 Keynote」 . YouTube . 2012年7月8日時点のオリジナルよりアーカイブ。 2009年10月16日閲覧。
  7. ^ a b 「AMD EPYC™ 9005 プロセッサアーキテクチャの概要」(PDF) . 2025年。
  8. ^ Kolla, Jayacharan; Alizadeh, Pedram; Lee, Gilbert (2025年3月2日). 「AMD Instinct™ MI300XにおけるRCCL帯域幅とxGMIパフォーマンスの理解」 . ROCm Blogs .
  9. ^ AMD. 「AMD_presentation_EPYC」 . 2017年8月21日時点のオリジナルよりアーカイブ。2017年5月24日閲覧。
  10. ^ Merritt, Rick (2016年12月13日). 「AMD、Ryzenを3.4GHz+でクロックアップ」 . EE Times . 2019年8月8日時点のオリジナルよりアーカイブ。 2017年1月17日閲覧。
  11. ^ Alcorn, Paul (2020年3月5日). 「AMDのCPU-to-GPU Infinity Fabricの詳細」 . Tom's Hardware . 2022年11月12日閲覧。
  12. ^ 「Infinity Fabric (IF) - AMD」。WikiChip 。
  13. ^ Cutress, Ian (2019年6月10日). 「AMD Zen 2マイクロアーキテクチャ分析：Ryzen 3000とEPYC Rome」 . AnandTech . 2019年8月16日時点のオリジナルよりアーカイブ。 2022年11月12日閲覧。
  14. ^ 「DDR4 OCガイド§AMD IMC」。GitHub 。
  15. ^ Killian, Zak (2022年9月1日). 「AMD、Zen 4 Ryzen 7000シリーズのメモリオーバークロックと構成の詳細を発表」 . HotHardware . 2024年4月4日閲覧。
  16. ^ https://www.amd.com/content/dam/amd/en/documents/instinct-tech-docs/other/56978.pdf Instinct シリーズ Infinity Fabric Link、4 スロット
  17. ^ https://rocm.docs.amd.com/en/latest/conceptual/gpu-arch/mi250.html https://www.amd.com/content/dam/amd/en/documents/instinct-business-docs/white-papers/amd-cdna2-white-paper.pdf
  18. ^ ギャバン、シーファー;シ、ルイミン。マルキディス、ステファノ。ヘルテン、アンドレアス。ファジ、ジェニファー。 Ivy Peng (2024 年 10 月 1 日)、Understanding Data Movement in AMD Multi-GPU Systems with Infinity Fabric、arXiv : 2410.00801
  19. ^ Kennedy, Patrick (2023年12月11日). 「次世代Broadcom PCIeスイッチがAMD Infinity Fabric XGMIをサポートし、NVIDIA NVLinkに対抗」ServeTheHome .
  20. ^ 「ソケット/チップ間グローバルメモリ相互接続（xGMI）」。techdocs.broadcom.com。
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