オオアシカ

電子工学において、リング加算器は、H.リングの方程式を使用して設計され、一般的にBiCMOSで実装される特に高速なバイナリ加算器です。[引用が必要]ヒューレット・パッカード のサミュエル・ナフツィガーは、ISSCC 1996でリングの方程式に基づく0.5μm CMOSの革新的な64ビット加算器を発表しました。ナフツィガー加算器の遅延は1ナノ秒未満、つまり7 FO4でした。[1]

方程式

Ling加算器、アーキテクチャSkllansky、基数2、4ビット

Borland Turbo Basic 1.1の場合: 

'--- ステップ 0 ------------ 警告 ---------------------------------------P00 = A0 OR B0 '1dt、初期のみ CLA および Ling 伝播（PPA ではない）G00 = A0 AND B0 '1dt、初期CLA & Ling & PPA生成D00 = A0 XOR B0 '1dt、Ling初期ハーフビットのみ生成（PPAのP0）P10 = A1 または B1 '1dtG10 = A1 と B1 '1dtD10 = A1 XOR B1 '1dtP20 = A2 または B2 '1dtG20 = A2 と B2 '1dtD20 = A2 XOR B2 '1dtP30 = A3 または B3 '1dtG30 = A3 と B3 '1dtD30 = A3 XOR B3 '1dt'--- ステップ 1、Ling の伝播と生成 ------LG01 = G00 '1dtLG11 = G10 または G00 '2dtLP11 = P10 '1dt、Sklansky アーキテクチャLG21 = G20 '1dt、Sklansky アーキテクチャLP21 = P20 と P10 '2dtLG31 = G30 または G20 '2dt'--- ステップ2、Ling PseudoCarry (H) ---------------------------H0 = LG01 '1dtH1 = LG11 '2dtH2 = LG21 OR (LP11 AND LG11) '4dt TTL、Sklanskyアーキテクチャ' 1dt 1dt 2dtH3 = LG31 または (LP21 と LG11) '4dt TTL' 2dt 2dt 2dt'--- 合計 -----------------------------------------S0 = (D00 ) '1dtS1 = (D10 AND 1-H0) または ((D10 XOR P00) AND H0) '4dt TTLS2 = (D20 AND 1-H1) または ((D20 XOR P10) AND H1) '5dt TTLS3 = (D30 AND 1-H2) または ((D30 XOR P20) AND H2) '7dt TTLS4 = (( P30) AND H3) '5dt TTL、S4=C4=Cout[2]

Ling加算器、アーキテクチャKogge-Stone、基数2、4ビット

'--- ステップ 0 ------------ 警告 ---------------------------------------P00 = A0 OR B0 '1dt、初期のみ CLA および Ling 伝播（PPA ではない）G00 = A0 AND B0 '1dt、初期CLA & Ling & PPA生成D00 = A0 XOR B0 '1dt、Ling初期ハーフビットのみ生成（PPAのP0）P10 = A1 または B1 '1dtG10 = A1 と B1 '1dtD10 = A1 XOR B1 '1dtP20 = A2 または B2 '1dtG20 = A2 と B2 '1dtD20 = A2 XOR B2 '1dtP30 = A3 または B3 '1dtG30 = A3 と B3 '1dtD30 = A3 XOR B3 '1dt'--- ステップ 1 ----------------------------LG01 = G00 '1dt、Ling生成LP11 = P10 AND P00 '2dt、Ling Propagate、コッゲ・ストーン建築LG11 = G10 または G00 '2dtLP21 = P20 と P10 '2dtLG21 = G20 または G10 '2dt、コッゲ石造建築LG31 = G30 または G20 '2dt'--- ステップ2、Ling PsevdoCarry ----H0 = LG01 '1dtH1 = LG11 '2dtH2 = LG21 または (LP11 および LG01) '4dt TTL、コッゲ・ストーン・アーキテクチャ' 2dt 2dt 1dtH3 = LG31 または (LP21 と LG11) '4dt TTL' 2dt 2dt 2dt'--- 合計 -----------------------------------------S0 = (D00 ) '1dtS1 = (D10 AND 1-H0) または ((D10 XOR P00) AND H0) '4dt TTLS2 = (D20 AND 1-H1) または ((D20 XOR P10) AND H1) '5dt TTLS3 = (D30 AND 1-H2) または ((D30 XOR P20) AND H2) '7dt TTLS4 = (( P30) AND H3) '5dt TTL、S4=C4=Cout[3]

参考文献

  1. ^ Naffziger, S. (1996年2月8日～10日). 「サブナノ秒0.5μm 64ビット加算器の設計」(PDF) .技術論文ダイジェスト, 1996 IEEE International Solid-State Circuits Conference . サンフランシスコ. pp.  362– 363. 2006年4月10日時点のオリジナル(PDF)からのアーカイブ。
  2. ^ 「Ling Adder、アーキテクチャ Sklansky、バイナリ、基数 2、4 ビット」(TXT) . andserkul.narod.ru .
  3. ^ 「Ling Adder、アーキテクチャ Kogge-Stone、バイナリ、基数 2、4 ビット」(TXT )。andserkul.narod.ru 。
  1. H. Ling、「高速バイナリ並列加算器」、IEEE Transactions on Electronic Computers、EC-15、p. 799-809、1966 年 10 月。
  2. H. Ling、「高速バイナリ加算器」、IBM J. Res. Dev.、vol.25、p. 156-66、1981年。
  3. RW Doran、「改良型キャリー先読み加算器のバリエーション」、IEEE Transactions on Computers、Vol.37、No.9、1988 年 9 月。
  4. NT Quach、MJ Flynn、「CMOS での高速加算」、IEEE Transactions on Computers、Vol.41、No.12、1992 年 12 月。
  5. S. Naffziger、「Ling の方程式とダイナミック CMOS ロジックを使用した高速加算」、米国特許第 5,719,803 号、発行日: 1998 年 2 月 17 日。
  6. G. Dimitrakopoulos、D. Nikolos、「高速並列プレフィックス VLSI Ling 加算器」、IEEE Transaction on Computers、Vol.54、No.2、2005 年 2 月。


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