論理的な努力

論理的努力法（Logical Effat method）は、1991年にIvan SutherlandとBob Sproullによって造語された用語で、 CMOS回路の遅延を見積もる際に用いられる簡潔な手法です。適切に用いることで、特定の機能（必要な段数を含む）に適したゲートの選択や、回路の遅延を可能な限り最小に抑えるためのゲートサイズ決定に役立ちます。

論理ゲートにおける遅延の導出

遅延は、基本遅延単位τ = 3RCで表されます。これは、相互接続やその他の負荷によって追加された容量がなく、インバータが同一のインバータを駆動する遅延です。これに関連付けられた単位のない数値は、正規化遅延と呼ばれます。（一部の著者は、基本遅延単位を4遅延のファンアウト（1 つのインバータが 4 つの同一のインバータを駆動する遅延）として定義することを好みます。したがって、絶対遅延は、ゲートの正規化遅延dとτの積として単純に定義されます。

d_{abs}=d\cdot \tau

典型的な600nmプロセスではτは約50psです。250nmプロセスではτは約20psです。最新の45nmプロセスでは、遅延は約4～5psです。

論理ゲートにおける正規化遅延は、2つの主要な項の合計として表すことができます。正規化寄生遅延、p（ゲート固有の遅延であり、ゲートを無負荷で駆動する場合に求められる）とステージエフォート、f（後述するように負荷に依存する）です。したがって、

d=f+p

ステージエフォートは2つの要素に分けられます。論理エフォートgは、特定のゲートの入力容量と、同じ出力電流を供給できるインバータの入力容量の比です（したがって、特定のゲートクラスでは定数であり、ゲートの固有特性を捉えていると説明できます）。また、電気的エフォートhは、負荷の入力容量とゲートの入力容量の比です。「論理エフォート」は負荷を考慮していないため、「電気的エフォート」という用語で負荷を考慮します。ステージエフォートは次のように簡単に表されます。

f=gh

これらの方程式を組み合わせると、単一の論理ゲートを通る正規化された遅延をモデル化する基本方程式が得られます。

d=gh+p

単一ステージの論理的努力を計算する手順

クリティカルパスに沿ったCMOSインバータは、通常、ガンマが2になるように設計されます。言い換えると、インバータのpFETは、インバータのnFETの2倍の幅（したがって2倍の容量）で設計され、pFETの抵抗がnFETの抵抗とほぼ同じになるように、そしてプルアップ電流とプルダウン電流がほぼ同じになるようにします。^{[ 1 ]}^{[ 2 ]}

ゲートの出力駆動が、サイズ 2 の PMOS とサイズ 1 の NMOS から構築されたインバータの出力駆動と等しくなるように、すべてのトランジスタのサイズを選択します。

ゲートの出力ドライブは、その入力に対するゲートの出力ドライブの最小値（すべての可能な入力の組み合わせにわたって）に等しくなります。

特定の入力に対するゲートの出力ドライブは、その出力ノードでのドライブと等しくなります。

あるノードにおける駆動力は、そのノードにソースまたはドレインが接続され、かつオンになっているすべてのトランジスタの駆動力の合計に等しくなります。PMOSトランジスタはゲート電圧が0のときにオンになります。NMOSトランジスタはゲート電圧が1のときにオンになります。

サイズが選択されると、ゲート出力の論理エフォートは、ソースまたはドレインが出力ノードに接続されているすべてのトランジスタの幅の合計になります。ゲートへの各入力の論理エフォートは、ゲートがその入力ノードに接続されているすべてのトランジスタの幅の合計になります。

ゲート全体の論理的努力は、ゲートの出力論理的努力と入力論理的努力の合計の比率です。

多段論理ネットワーク

論理的努力法の主な利点は、複数のステージで構成される回路に容易に拡張できることです。正規化されたパス遅延の総計D は、パス全体の努力値Fとパスの寄生遅延P（個々の寄生遅延の合計）で表すことができます。

D=NF^{1/N}+P

パスエフォートは、パス論理エフォートG (ゲートの個々の論理エフォートの積) とパス電気エフォートH (パスの負荷と入力容量の比) で表されます。

各ゲートが1つの追加ゲート（つまり、パス内の次のゲート）のみを駆動するパスの場合、

F=GH

しかし、分岐する回路の場合、追加の分岐効果bを考慮する必要があります。これは、ゲートによって駆動される総容量と対象となるパスの容量の比です。

b={\frac {C_{onpath}+C_{offpath}}{C_{onpath}}}

これにより、各ステージの分岐努力の積である 経路分岐努力Bが得られる。したがって、経路全体の努力は

F=GHB

1 つの追加ゲートのみを駆動するゲートではb = 1 となり、 B = 1 が固定され、式が以前の分岐のないバージョンに簡略化されることがわかります。

最小遅延

多段論理回路において、特定のパスにおける遅延を最小にするには、各段のエフォートが等しくなるように回路を設計すればよいことが示される。ゲートの組み合わせと負荷が既知である場合、B、G、Hはすべて固定され、Fも固定される。したがって、個々のゲートは、各段のエフォートが等しくなるようにサイズ設定する必要がある。

f=F^{1/N}

ここで、Nは回路の段数です。

例

インバータの遅延

定義により、インバータの論理的な努力gは 1 です。インバータが同等のインバータを駆動する場合、電気的努力hも 1 になります。

インバータの寄生遅延pも 1 です (これは、インバータのエルモア遅延モデルを考慮することでわかります)。

したがって、同等のインバータを駆動するインバータの合計正規化遅延は

d=gh+p=(1)(1)+1=2

NANDゲートとNORゲートの遅延

2入力NANDゲートの論理エフォートはg = 4/3と計算されます。これは、入力容量が4のNANDゲートは、入力容量が3のインバータと同じ電流を流すことができるためです。同様に、2入力NORゲートの論理エフォートはg = 5/3と計算されます。論理エフォートが低いため、NANDゲートは一般的にNORゲートよりも好まれます。

より大きなゲートの場合、論理的な作業は次のようになります。

静的CMOSゲートの入力に対する論理的努力（ガンマ = 2）
ゲートタイプ	1	2	3	4	5	n
	入力数
インバーター	1	該当なし	該当なし	該当なし	該当なし	該当なし
ナンド	該当なし	${\frac {4}{3}}$	${\frac {5}{3}}$	${\frac {6}{3}}$	${\frac {7}{3}}$	${\frac {n+2}{3}}$
または	該当なし	${\frac {5}{3}}$	${\frac {7}{3}}$	${\frac {9}{3}}$	${\frac {11}{3}}$	${\frac {2n+1}{3}}$

NAND ゲートと NOR ゲートの正規化された寄生遅延は入力数に等しくなります。

したがって、2入力NANDゲートが自身の同一コピー（電気的努力が1であるもの）を駆動する場合の正規化された遅延は、

d=gh+p=(4/3)(1)+2=10/3

2入力NORゲートの場合、遅延は

d=gh+p=(5/3)(1)+2=11/3

参考文献

^ Bakos, Jason D. 「VLSIチップ設計の基礎」サウスカロライナ大学 p. 23. 2011年11月8日時点のオリジナルよりアーカイブ。 2011年3月8日閲覧。
^ Dielen, M.; Theeuwen, JFM (1987).セルライブラリ設計のための最適なCMOS構造. p. 11. Bibcode : 1987cmos.rept.....D .

さらに読む

サザーランド、アイヴァン・E.、スプロール、ロバート・F.、ハリス、デイビッド・F. (1999). 『論理的努力：高速CMOS回路の設計』モーガン・カウフマン. ISBN 1-55860-557-6。
Weste, Neil HE; Harris, David (2011). CMOS VLSI設計：回路とシステムの観点、第3版. Pearson/Addison-Wesley. ISBN 978-0-321-54774-3。

[1] Bakos, Jason D. 「VLSIチップ設計の基礎」サウスカロライナ大学 p. 23. 2011年11月8日時点のオリジナルよりアーカイブ。 2011年3月8日閲覧。

[2] Dielen, M.; Theeuwen, JFM (1987).セルライブラリ設計のための最適なCMOS構造. p. 11. Bibcode : 1987cmos.rept.....D .

[ 1 ]

[ 2 ]