テラフロップス研究チップ

テラフロップス研究チップ
一般情報
開始	2006
設計	Intel テラスケール・コンピューティング研究プログラム
パフォーマンス
最大CPU クロック周波数	5.67GHz
データ幅	38ビット
アーキテクチャと分類
命令セット	96ビットVLIW
物理仕様
トランジスタ	1億;
コア	80;
ソケット	カスタム1248ピンLGA（信号ピン343本）;
歴史
後継	Xeon Phi

インテルテラフロップスリサーチチップ(コード名Polaris ) は、インテルのテラスケールコンピューティングリサーチプログラムによって開発された、ネットワークオンチップアーキテクチャを使用した、 80 個のコアを搭載した研究用メニーコアプロセッサです。 ^[1] 8 層の銅配線を使用した 65 nm CMOSプロセスを使用して製造され、 275 mm ^{2 の}ダイに1 億個のトランジスタが含まれています。^[2]^[3]^[4]設計目標は、100 W 未満の消費電力で1.0 TFLOPSの持続的なパフォーマンスが可能なモジュラーアーキテクチャを実証することでした。 ^[3]このプロジェクトの研究は、後にXeon Phiに組み込まれました。プロジェクトの技術リーダーは Sriram R. Vangal でした。^[4]

このプロセッサは、2006年9月26日のインテル開発者フォーラムで初めて発表され^[5]、2007年2月11日に正式に発表されました^{[6] 。2007年の}IEEE 国際固体回路会議では、動作可能なチップが技術仕様とともに発表されました^{[2] 。}

アーキテクチャ

このチップは 10x8 の 2Dメッシュネットワークのコアで構成され、公称 4 GHz で動作します。^{[nb 1]}タイル(3 mm ² )と呼ばれる各コアには、処理エンジンと、メソクロナスインターフェイスを備えた 5 ポートのワームホールスイッチルーター (0.34 mm ² )が含まれており、帯域幅は 80 GB/s、レイテンシは 4 GHz で 1.25 ns です。^[2]各タイルの処理エンジンには、2 つの独立した 9 ステージパイプライン、単精度浮動小数点乗算累算器 (FPMAC) ユニット、3 KB のシングルサイクル命令メモリ、および 2 KB のデータメモリが含まれています。^{[3]各 FPMAC ユニットは、}サイクルごとに 2 つの単精度浮動小数点演算を実行できます。 96ビットの超長命令語（VLIW）は、1サイクルあたり最大8つの操作をエンコードします。^[3]カスタム命令セットには、チップのネットワークとの間でパケットを送受信する命令と、特定のタイルをスリープおよびウェイクするための命令が含まれています。^[4]各タイルの下には、256KBのSRAMモジュール（コードネームFreya）が3D積層されており、メモリをプロセッサに近づけることで、全体的なメモリ帯域幅を1TB/sに増加させましたが、コストの上昇、熱ストレスとレイテンシ、そして総容量が20MBと小さいという欠点がありました。^[7] Polarisのネットワークは、3.16GHzで1.6Tbit/s、5.67GHzで2.92Tbit/sの二分帯域幅を持つことが示されました。^[8]

テラフロップス・リサーチ・チップのその他の顕著な特徴としては、タイル上の21個の独立したスリープ領域と動的タイルスリープによるきめ細かな電力管理、そして0.6Vで理論ピーク27GFLOPS/W、0.75Vでステンシル実効19.4GFLOPS/Wという非常に高いエネルギー効率などが挙げられます。^[4]^[9]

命令の種類とレイテンシ^[4]
命令の種類	レイテンシ（サイクル）
FPMAC	9
ロード/ストア	2
送信/受信	2
ジャンプ/分岐	1
ストール/WFD	？
スリープ/ウェイク	6

テラフロップス・リサーチ・チップのアプリケーション性能^{[注 2]}^[4]
アプリケーション	$FLOP$ 数	${\text{TFLOPS}}_{avg}$	$\%{\text{TFLOPS}}_{peak}$	アクティブタイル
ステンシル	358K	1.00	73.3%	80
SGEMM: 行列乗算	2.63M	0.51	37.5%	80
スプレッドシート	64.2K	0.45	33.2%	80
2次元FFT	196K	0.02	2.73%	64

テラフロップス研究チップの実験結果^[注3]
$V_{CC}$	$f_{max}$ ^[注4]	${\text{TFLOPS}}_{peak}$ ^[注5]	電力^[注6]	$T$	電源
0.60 V	1.0 GHz	0.32 TFLOPS	11 W	110 °C	^[2]
0.675 V	1.0 GHz	0.32 TFLOPS	15.6 W	80 °C	^[4]
0.70 V	1.5 GHz	0.48 TFLOPS	25 W	110 °C	^[2]
0.70 V	1.35 GHz	0.43 TFLOPS	18 W	80 °C	^[4]
0.75 V	1.6 GHz	0.51 TFLOPS	21 W	80 °C	^[4]
0.80 V	2.1 GHz	0.67 TFLOPS	42 W	110 °C	^[2]
0.80 V	2.0 GHz	0.64 TFLOPS	26 W	80 °C	^[4]
0.85 V	2.4 GHz	0.77 TFLOPS	32 W	80 °C	^[4]
0.90 V	2.6 GHz	0.83 TFLOPS	70 W	110 °C	^[2]
0.90 V	2.85 GHz	0.91 TFLOPS	45 W	80 °C	^[4]
0.95 V	3.16 GHz	1.0 TFLOPS	62 W	80 °C	^[4]
1.00 V	3.13 GHz	1.0 TFLOPS	98 W	110 °C	^[2]
1.00 V	3.8 GHz	1.22 TFLOPS	78 W	80 °C	^[4]
1.05 V	4.2 GHz	1.34 TFLOPS	82 W	80 °C	^[4]
1.10 V	3.5 GHz	1.12 TFLOPS	135 W	110 °C	^[2]
1.10 V	4.5 GHz	1.44 TFLOPS	105 W	80 °C	^[4]
1.15 V	4.8 GHz	1.54 TFLOPS	128 W	80 °C	^[4]
1.20 V	4.0 GHz	1.28 TFLOPS	181 W	110 °C	^[2]
1.20 V	5.1 GHz	1.63 TFLOPS	152 W	80 °C	^[4]
1.25 V	5.3 GHz	1.70 TFLOPS	165 W	80 °C	^[4]
1.30 V	4.4 GHz	1.39 TFLOPS	？	110 °C	^[2]
1.30 V	5.5 GHz	1.76 TFLOPS	210 W	80 °C	^[4]
1.35 V	5.67GHz	1.81TFLOPS	230W	80 °C	^[4]
1.40V	4.8 GHz	1.52TFLOPS	？	110 °C	^[2]

問題点

インテルは、このチップ専用の新しいプログラミングモデル「Ct」を作成することで、この新しいエキゾチックアーキテクチャ向けのソフトウェア開発を支援することを目指しました。このモデルはインテルが期待したほどの成功を収めることはなく、最終的には現在は廃止されたC++ライブラリである Intel Array Building Blocksに組み込まれました。

参照

注記

^ ただし、後にインテルはこのチップが最高5.67GHzで動作することを示しました。
^ 1.07V、4.27GHzで動作。
^ すべての測定値は、80個のコアすべてがアクティブな状態での性能を示しています。
^ 2008年には、カスタム冷却ソリューションを使用することで、同じ電圧で（最初のISSCCレポートと比較して）大幅に高い周波数が達成されました。
^ イタリック体の値はによって外挿されたものです。最大周波数はグラフから手動で抽出されたため、概算値にすぎません。 ${\text{FLOPS}}_{peak}=f_{max}\cdot 80{\text{tiles}}\cdot 2{\tfrac {\text{FPMAC}}{\text{tile}}}\cdot 2{\tfrac {\text{FLOPS}}{{\text{FPMAC}}\cdot {\text{cycle}}}}$
^ イタリック体の値はグラフから手動で抽出されたため、概算値にすぎません。

参考文献

^ Intel Corporation . 「Teraflops Research Chip」。2010年7月22日時点のオリジナルからのアーカイブ
^ abcdefghijkl Vangal, Sriram; Howard, Jason; Ruhl, Gregory; Dighe, Saurabh; Wilson, Howard; Tschanz, James; Finan, David; Iyer, Priya; Singh, Arvind; Jacob, Tiju; Jain, Shailendra (2007). 「65nm CMOSによる80タイル1.28TFLOPSのネットワークオンチップ」. 2007 IEEE国際固体回路会議. 技術論文ダイジェスト. pp. 98– 589. doi :10.1109/ISSCC.2007.373606. ISBN 978-1-4244-0852-8. S2CID 20065641
^ abcd Peh, Li-Shiuan; Keckler, Stephen W.; Vangal, Sriram (2009), Keckler, Stephen W.; Olukotun, Kunle; Hofstee, H. Peter (編)、「マルチコアシステム向けオンチップネットワーク」、Multicore Processors and Systems、Springer US、pp. 35– 71、Bibcode :2009mps..book...35P、doi :10.1007/978-1-4419-0263-4_2、ISBN 978-1-4419-0262-7、 2020年5月14日取得
^ abcdefghijklmnopqrstu Vangal, SR; Howard, J.; Ruhl, G.; Dighe, S.; Wilson, H.; Tschanz, J.; Finan, D.; Singh, A.; Jacob, T.; Jain, S.; Erraguntla, V. (2008). 「65nm CMOSによる80タイル、100W未満のテラフロップスプロセッサ」IEEE Journal of Solid-State Circuits . 43 (1): 29– 41. Bibcode :2008IJSSC..43...29V. doi :10.1109/JSSC.2007.910957. ISSN 0018-9200. S2CID 15672087
^ 「インテル、テラスケール・リサーチ・チップを開発」。インテル・ニュースリリース。2006年。
^ インテル・コーポレーション（2007年2月11日）「インテル・リサーチ、テラの時代を推進」。インテル・プレスルーム。2009年4月13日時点のオリジナルからのアーカイブ。
^ Bautista, Jerry (2008).テラスケール・コンピューティングと相互接続の課題 - 3Dスタッキングの検討事項。2008 IEEE Hot Chips 20 シンポジウム (HCS). スタンフォード、カリフォルニア州、米国: IEEE. pp. 1– 34. doi :10.1109/HOTCHIPS.2008.7476514. ISBN 978-1-4673-8871-9. S2CID 26400101
^ Intelのテラフロップス研究チップ(PDF) . Intel Corporation . 2007年。 2020年2月18日時点のオリジナル(PDF)からアーカイブ。
^ Fossum, Tryggve (2007). ハイエンドMPSOC - パーソナルスーパーコンピュータ(PDF) . MPSoC Conference 2007. p. 6.

[7] ただし、後にインテルはこのチップが最高5.67GHzで動作することを示しました。

[11] 1.07V、4.27GHzで動作。

[12] すべての測定値は、80個のコアすべてがアクティブな状態での性能を示しています。

[:0-13] 2008年には、カスタム冷却ソリューションを使用することで、同じ電圧で（最初のISSCCレポートと比較して）大幅に高い周波数が達成されました。

[14] イタリック体の値はによって外挿されたものです。最大周波数はグラフから手動で抽出されたため、概算値にすぎません。 ${\text{FLOPS}}_{peak}=f_{max}\cdot 80{\text{tiles}}\cdot 2{\tfrac {\text{FPMAC}}{\text{tile}}}\cdot 2{\tfrac {\text{FLOPS}}{{\text{FPMAC}}\cdot {\text{cycle}}}}$

[15] イタリック体の値はグラフから手動で抽出されたため、概算値にすぎません。

[:0-1] Intel Corporation . 「Teraflops Research Chip」。2010年7月22日時点のオリジナルからのアーカイブ

[:1-2] Vangal, Sriram; Howard, Jason; Ruhl, Gregory; Dighe, Saurabh; Wilson, Howard; Tschanz, James; Finan, David; Iyer, Priya; Singh, Arvind; Jacob, Tiju; Jain, Shailendra (2007). 「65nm CMOSによる80タイル1.28TFLOPSのネットワークオンチップ」. 2007 IEEE国際固体回路会議. 技術論文ダイジェスト. pp. 98– 589. doi :10.1109/ISSCC.2007.373606. ISBN 978-1-4244-0852-8. S2CID 20065641

[:2-3] Peh, Li-Shiuan; Keckler, Stephen W.; Vangal, Sriram (2009), Keckler, Stephen W.; Olukotun, Kunle; Hofstee, H. Peter (編)、「マルチコアシステム向けオンチップネットワーク」、Multicore Processors and Systems、Springer US、pp. 35– 71、Bibcode :2009mps..book...35P、doi :10.1007/978-1-4419-0263-4_2、ISBN 978-1-4419-0262-7、 2020年5月14日取得

[:4-4] qrstu Vangal, SR; Howard, J.; Ruhl, G.; Dighe, S.; Wilson, H.; Tschanz, J.; Finan, D.; Singh, A.; Jacob, T.; Jain, S.; Erraguntla, V. (2008). 「65nm CMOSによる80タイル、100W未満のテラフロップスプロセッサ」IEEE Journal of Solid-State Circuits . 43 (1): 29– 41. Bibcode :2008IJSSC..43...29V. doi :10.1109/JSSC.2007.910957. ISSN 0018-9200. S2CID 15672087

[5] 「インテル、テラスケール・リサーチ・チップを開発」。インテル・ニュースリリース。2006年。

[6] インテル・コーポレーション（2007年2月11日）「インテル・リサーチ、テラの時代を推進」。インテル・プレスルーム。2009年4月13日時点のオリジナルからのアーカイブ。

[8] Bautista, Jerry (2008).テラスケール・コンピューティングと相互接続の課題 - 3Dスタッキングの検討事項。2008 IEEE Hot Chips 20 シンポジウム (HCS). スタンフォード、カリフォルニア州、米国: IEEE. pp. 1– 34. doi :10.1109/HOTCHIPS.2008.7476514. ISBN 978-1-4673-8871-9. S2CID 26400101

[:3-9] Intelのテラフロップス研究チップ(PDF) . Intel Corporation . 2007年。 2020年2月18日時点のオリジナル(PDF)からアーカイブ。

[10] Fossum, Tryggve (2007). ハイエンドMPSOC - パーソナルスーパーコンピュータ(PDF) . MPSoC Conference 2007. p. 6.