LPDDR

モバイルDDR: Samsung K4X2G323PD-8GD8
Computer memory and data storage types
General
Volatile
RAM
Historical
Non-volatile
ROM
NVRAM
Early-stage NVRAM
Analog recording
Optical
In development
Historical

LPDDR（Low Power Double Data Rate ）は、従来のメモリよりも消費電力を抑えるように設計された同期式ダイナミックランダムアクセスメモリ（SDRAM）の一種です。消費電力の削減がバッテリー寿命にとって重要なスマートフォン、タブレット、ノートパソコンなどで広く使用されています。そのため、この技術の初期バージョンはモバイルDDRとも呼ばれていました。

LPDDRは、標準的なDDR SDRAMとは設計と機能の両方において異なり、モバイルデバイスに適した変更が加えられています。通常、リムーバブルモジュールに搭載されるDDRとは異なり、LPDDRは通常、スペースを節約し効率を向上させるためにデバイスのマザーボードに直接はんだ付けされますが、この設計により後からのアップグレードが不可能になっています。LPDDRはDDRメモリと同様の世代命名規則（LPDDR4、DDR4など）を使用していますが、両者は別々の開発規格に準拠しており、バージョン番号から同じ技術を共有していることを示すものではありません。[1] LPDDR規格は、 JEDEC Solid State Technology Associationによって開発および保守されています。

バス幅

据置型デバイスやノートパソコンで使用され、通常は64ビット幅のメモリバスで接続される標準的なSDRAMとは対照的に、LPDDRは16ビットまたは32ビット幅のチャネルも許可します。[2]

「E」および「X」バージョンは、仕様の拡張バージョンを示します。メモリアレイのオーバークロックを通常33%まで規定しています。

標準 SDRAM と同様に、ほとんどの世代では内部フェッチ サイズと外部転送速度が 2 倍になっています (DDR4 と LPDDR5 は例外です)。

世代

LPDDR SDRAM世代の比較
世代
​		リリース
年		チップバス電圧
（V）
クロックレート
（MHz）		サイクル時間
（ns）		プリフェッチ
​		クロックレート
（MHz）		転送速度
（MT/s）		帯域幅
（MB/秒）
120062002 n200400501.8
1E26626653366.63
220092004 n400800100
  • 1.2
  • 1.8
2E2665331067133.38
320122008 n8001600200
  • 1.2
  • 1.8
3E26610672133266.63
4201420016 n16003200400
  • 1.1
  • 1.8
4倍201726621334267533.38
  • 0.6
  • 1.1
  • 1.8
5201940016 n32006400800
  • 0.5
  • 1.05
  • 1.8
5倍2021533426785331,066.63

LPDDR(1)

2006 年にリリースされたオリジナルの低電力 DDR (遡及的にLPDDR1と呼ばれることもあります) は、 DDR SDRAMをわずかに改良したもので、全体的な電力消費を削減するためにいくつかの変更が加えられています。

最も重要なのは、電源電圧が2.5Vから1.8Vに低減されたことです。温度補償リフレッシュ（DRAMは低温時にリフレッシュ頻度が低くなります）、部分アレイセルフリフレッシュ、そしてすべてのメモリ内容を犠牲にする「ディープパワーダウン」モードも、さらなる省電力化に貢献しています。さらに、チップは小型化され、非モバイル向け製品よりも基板面積が少なくなっています。この技術の主要プロバイダーはサムスンとマイクロンで、 iPhone 3GS、初代iPad、Samsung Galaxy Tab 7.0、Motorola Droid Xなどのタブレットやスマートフォンに採用されています。[3]

LPDDR2

Samsung K4P4G154EC-FGC1 4 ギガビット LPDDR2 チップ

2009年に標準化団体JEDECはJESD209-2を発行し、大幅に改訂された低消費電力DDRインターフェースを定義しました。[4] [5]これはDDR1やDDR2 SDRAMとは互換性がありませんが、次のいずれかに対応できます。

  • LPDDR2-S2: 2 nプリフェッチメモリ（​​DDR1 と同様）、
  • LPDDR2-S4: 4nプリフェッチメモリ（​​DDR2 と同様）、または
  • LPDDR2-N: 不揮発性 ( NAND フラッシュ) メモリ。

低電力状態は基本的な LPDDR に似ていますが、いくつかの部分的なアレイ リフレッシュ オプションが追加されています。

タイミング パラメータは、LPDDR-200 ～ LPDDR-1066 (クロック周波数 100 ～ 533 MHz) に対して指定されます。

LPDDR2は1.2Vで動作し、制御線とアドレス線を10ビットのダブルデータレートCAバスに多重化します。コマンドは、プリチャージとバーストターミネーションのオペコードの再割り当てを除き、通常のSDRAMと同様です。

LPDDR2/LPDDR3コマンドエンコーディング[4]
手術↗上昇時計↗↘落下時計↘
CA0
（RAS）		CA1
（CAS）		CA2
（WE）		CA3CA4CA5CA6CA7CA8CA9CA0
（RAS）		CA1
（CAS）		CA2
（WE）		CA3CA4CA5CA6CA7CA8CA9
操作なしHHH—
すべての銀行にプリチャージHHLHH—
1つのバンクをプリチャージHHLHL—BA0BA1BA2—
プレアクティブ（LPDDR2-Nのみ）HHLHA30A31A32BA0BA1BA2A20A21A22A23A24A25A26A27A28A29
バースト終了HHLL—
読み取り（AP = 自動プリチャージ）HLH予約済みC1C2BA0BA1BA2APC3C4C5C6C7C8C9C10C11
書き込み（AP = 自動プリチャージ）HLL予約済みC1C2BA0BA1BA2APC3C4C5C6C7C8C9C10C11
アクティブ化（R0～14 = 行アドレス）LHR8R9R10R11R12BA0BA1BA2R0R1R2R3R4R5R6R7R13R14
アクティブ化（LPDDR2-Nのみ）LHA15A16A17A18A19BA0BA1BA2A5A6A7A8A9A10A11A12A13A14
すべてのバンクをリフレッシュする（LPDDR2-Sxのみ）LLHH—
1つのバンクをリフレッシュする（ラウンドロビンアドレス指定）LLHL—
モードレジスタの読み取り（MA0～7 = アドレス）LLLHMA0MA1MA2MA3MA4MA5MA6MA7—
モードレジスタ書き込み（OP0～7=データ）LLLLMA0MA1MA2MA3MA4MA5MA6MA7OP0OP1OP2OP3OP4OP5OP6OP7

列アドレスビットC0は転送されず、ゼロとみなされます。したがって、バースト転送は常に偶数アドレスから開始されます。

LPDDR2には、アクティブローのチップセレクト（ハイの場合はすべてNOP）とクロックイネーブルCKE信号があり、これらはSDRAMと同様に動作します。また、SDRAMと同様に、CKEが最初にドロップされるサイクルで送信されるコマンドによってパワーダウン状態が選択されます。

  • チップがアクティブな場合は、その場で固定されます。
  • コマンドが NOP ( CS が低または CA0–2 = HHH) の場合、チップはアイドル状態になります。
  • コマンドがリフレッシュ コマンド (CA0–2 = LLH) の場合、チップはセルフリフレッシュ状態になります。
  • コマンドがバースト終了（CA0–2 = HHL）の場合、チップはディープパワーダウン状態になります。（この状態から抜けるには、完全なリセットシーケンスが必要です。）

モードレジスタは従来のSDRAMに比べて大幅に拡張され、8ビットのアドレス空間とリードバック機能を備えています。シリアルプレゼンス検出EEPROMよりも小さいですが、十分な情報が含まれているため、EEPROMは不要です。

4 Gbit未満のS2デバイス 、および1 Gbit未満のS4デバイスには4つのバンクしかありません。これらのデバイスはBA2信号を無視し、バンクごとのリフレッシュをサポートしません。

不揮発性メモリ デバイスはリフレッシュ コマンドを使用せず、アドレス ビット A20 以上を転送するためにプリチャージ コマンドを再割り当てします。下位ビット (A19 以下) は、後続の Activate コマンドによって転送されます。これにより、選択された行がメモリ アレイから 4 個または 8 個 (BA ビットで選択) の行データ バッファの 1 つに転送され、Read コマンドで読み取ることができます。DRAM とは異なり、バンク アドレス ビットはメモリ アドレスの一部ではありません。任意のアドレスを任意の行データ バッファに転送できます。行データ バッファの長さは、メモリの種類に応じて 32 ～ 4096 バイトです。32 バイトを超える行は、Activate コマンドの下位アドレス ビットの一部を無視します。4096 バイト未満の行は、Read コマンドの上位アドレス ビットの一部を無視します。

不揮発性メモリは、行データバッファへの書き込みコマンドをサポートしていません。代わりに、特別なアドレス領域にある一連の制御レジスタが読み取りコマンドと書き込みコマンドをサポートしており、これらを使用してメモリアレイの消去とプログラミングを行うことができます。

LPDDR3

2012年5月、JEDECはJESD209-3低電力メモリデバイス規格を公開しました。[6] [7] [8] LPDDR2と比較して、LPDDR3はより高いデータレート、より広い帯域幅と電力効率、そしてより高いメモリ密度を提供します。LPDDR3は1600 MT/sのデータレートを実現し、ライトレベリングとコマンド/アドレストレーニング、[9]オプションのオンダイターミネーション（ODT）、そして低I/O容量といった重要な新技術を採用しています。LPDDR3はパッケージオンパッケージ（PoP）とディスクリートパッケージの両方をサポートしています。

コマンドエンコーディングはLPDDR2と同一で、10ビットのダブルデータレートCAバスを使用しています。[7]ただし、この規格では8nプリフェッチDRAMのみが規定されており、フラッシュメモリコマンドは含まれていません。

LPDDR3を採用した製品には、2013年モデルのMacBook Air、iPhone 5S、iPhone 6、Nexus 10、Samsung Galaxy S4（GT-I9500）、Microsoft Surface Pro 3および4などがある。[10] LPDDR3は2013年に主流となり、800MHz DDR（1600 MT/s）で動作し、2011年のPC3-12800ノートブックメモリ（12.8GB/sの帯域幅）に匹敵する帯域幅を提供した。[11]この帯域幅を実現するには、コントローラがデュアルチャネルメモリを実装する必要がある。例えば、Exynos 5 Dual [12]や5 Octaがこれに該当する。 [13]

LPDDR3E

LPDDR3Eと呼ばれるこの規格の「拡張」バージョンでは、データレートが2133 MT/sまで向上します。サムスン電子は、最大2,133 MT/sのデータ転送速度を実現する初の4 ギガビット20nmクラスのLPDDR3モジュールを発表しました。これは、800 MT/sにとどまっていた旧式のLPDDR2の2倍以上の性能です。[14]様々なメーカーのSoCも、800 MHz LPDDR3 RAMをネイティブサポートしています。これには、QualcommのSnapdragon 600および800 [15]や、ExynosおよびAllwinnerシリーズの一部のSoCが含まれます。

LPDDR4

2012年3月14日、JEDECは将来のモバイル機器の要件がLPDDR4のような今後の規格にどのように影響を与えるかを検討する会議を開催した。[16] 2013年12月30日、サムスンは、3,200 MT/sでデータ転送可能な初の20nmクラス8ギガビット（1GB）LPDDR4を開発したと発表した。これにより、最速のLPDDR3よりも50%高い性能を実現し、1.1ボルトで約40%の消費電力削減を実現した。[17] [18]

2014年8月25日、JEDECはJESD209-4 LPDDR4低消費電力メモリデバイス規格を公開した。[19] [20]

重要な変更点は次のとおりです:

  • インターフェース速度が2倍になり、I/O規格が低電圧スイング終端ロジック（LVSTL）に変更されるなど、多数の電気的変更が行われました。
  • 内部プリフェッチサイズと最小転送サイズが2倍に
  • 10ビットDDRコマンド/アドレスバスから6ビットSDRバスへの変更
  • 1つの32ビット幅バスから2つの独立した16ビット幅バスに変更
  • セルフリフレッシュは、CKEラインによって制御されるのではなく、専用のコマンドによって有効化されます。

この規格は、2つの独立した16ビットアクセスチャネルを備えたSDRAMパッケージを定義しています。各チャネルはパッケージあたり最大2つのダイに接続されます。各チャネルは16ビットのデータビット幅で、専用の制御/アドレスピンを持ち、8バンクのDRAMにアクセスできます。したがって、パッケージは以下の3通りの接続が可能です。

  • データ ラインと制御は 16 ビット データ バスに並列に接続され、チップ セレクトのみがチャネルごとに独立して接続されます。
  • 32 ビット幅のデータ バスの 2 つの半分と、チップ選択を含む並列の制御ライン。
  • 2つの独立した16ビット幅のデータバス

各ダイは4、6、8、12、または16 ギガビットのメモリを搭載し、各チャネルに半分ずつ割り当てられます。したがって、各バンクはデバイスサイズの16分の1です。これは、適切な数（16K～64K）の16384ビット（2048バイト）の行に分割されます 。24ギガビットおよび32ギガビットへの拡張も計画されていますが、行数、行幅、またはバンク数のいずれを増やすかはまだ決定されていません。

2 倍の幅 (4 つのチャネル) とチャネル ペアあたり最大 4 つのダイ (パッケージあたり合計 8 つのダイ) を提供する、より大きなパッケージも定義されています。

データは16回または32回の転送（256ビットまたは512ビット、32バイトまたは64バイト、DDRサイクル8サイクルまたは16サイクル）のバーストでアクセスされます。バーストは64ビット境界から開始する必要があります。

クロック周波数が以前の規格よりも高く、最小バースト長が長いため、コマンド/アドレスバスがボトルネックになることなく、制御信号をより高度に多重化できます。LPDDR4は、制御ラインとアドレスラインを6ビットのシングルデータレートCAバスに多重化します。コマンドは2クロックサイクルを必要とし、アドレスをエンコードする操作（例：行のアクティブ化、列の読み取りまたは書き込み）には2つのコマンドが必要です。例えば、アイドル状態のチップから読み取りを要求するには、Activate-1、Activate-2、Read、CAS-2という4つのコマンドが必要で、それぞれ8クロックサイクルかかります。

チップセレクトライン（CS）はアクティブハイです。コマンドの最初のサイクルはチップセレクトがハイになることで識別され、2番目のサイクルではローになります。

LPDDR4コマンドエンコーディング[20] ：151 
最初のサイクル（CS高）第2サイクル（CSが低い）手術
CA5CA4CA3CA2CA1CA0CA5CA4CA3CA2CA1CA0
LLLLLL—操作なし
HLLLLL0OP4OP3OP2OP11多目的コマンド
ABHLLLL—BA2BA1BA0プリチャージ（AB：全銀行）
ABLHLLL—BA2BA1BA0リフレッシュ（AB：全銀行）
—HHLLL—自己更新エントリ
BLLLHLLAPC9—BA2BA1BA0書き込み-1 (+CAS-2)
—HLHLL—セルフリフレッシュ終了
0LHHLLAPC9—BA2BA1BA0マスクされた書き込み-1 (+CAS-2)
—HHHLL—予約済み
BLLLLHLAPC9—BA2BA1BA0リード-1 (+CAS-2)
C8HLLHLC7C6C5C4C3C2CAS-2
—HLHL—予約済み
OP7LLHHLMA5MA4MA3MA2MA1MA0モードレジスタ書き込み1および2
MA: アドレス、OP: データ
OP6HLHHLOP5OP4OP3OP2OP1OP0
—LHHHLMA5MA4MA3MA2MA1MA0モードレジスタの読み取り（+CAS-2）
—HHHHL—予約済み
R15R14R13R12LHR11R10R16BA2BA1BA0アクティブ1と2
R9R8R7R6HHR5R4R3R2R1R0

CAS-2 コマンドは、データ バスを介して転送を実行するすべてのコマンドの後半として使用され、下位の列アドレス ビットを提供します。

  • 読み取りコマンドは 4 の倍数の列アドレスから開始する必要があります。ゼロ以外の C0 または C1 アドレス ビットをメモリに通信するための規定はありません。
  • 書き込みコマンドは 16 の倍数の列アドレスから始まる必要があります。書き込みコマンドの場合、C2 と C3 はゼロでなければなりません。
  • モード レジスタの読み取りおよび一部の多目的コマンドの後にも CAS-2 コマンドを実行する必要がありますが、すべての列ビットはゼロ (低) である必要があります。

バースト長は、16、32、または読み取りおよび書き込み操作の BL ビットによって動的に選択できるように設定できます。

8本のデータラインごとに1つのDMI（データマスク/反転）信号が関連付けられており、データ転送中にハイに駆動されるビット数を最小限に抑えることができます。ハイの場合、残りの8ビットは送信側と受信側の両方で反転されます。1バイトに5つ以上の1ビットが含まれる場合、DMI信号をハイに駆動し、データラインを3本以下にすることができます。信号ラインはローに終端されるため、消費電力が削減されます。

(別の使用方法として、DMI を使用して各転送で切り替わるデータ ラインの数を最大 4 に制限すると、クロストークが最小限に抑えられます。これは書き込み時にメモリ コントローラによって使用される場合がありますが、メモリ デバイスではサポートされていません。)

データバス反転は、読み取りと書き込みで個別に有効にできます。マスクされた書き込み（別のコマンドコードを持つ）の場合、DMI信号の動作は書き込み反転が有効かどうかによって異なります。

  • 書き込み時のDBIが無効の場合、DMIのハイレベルは対応するデータバイトが無視され、書き込まれないことを示します。
  • 書き込み時の DBI が有効になっている場合、 DMI の低レベルと、5 ビット以上が設定されたデータ バイトの組み合わせは、無視され、書き込まれないデータ バイトを示します。

LPDDR4には、隣接行への「ロウハンマー」によるデータ破損を回避するための「ターゲットロウリフレッシュ」機構も搭載されています。3つのアクティベート/プリチャージシーケンスからなる特別なシーケンスは、デバイスが指定した閾値（リフレッシュサイクルあたり20万～70万回）よりも頻繁にアクティブ化された行を特定します。デバイス内部では、アクティベートコマンドで指定された行ではなく、物理的に隣接する行をリフレッシュします。 [21] [20] : 153–54 

LPDDR4X

Samsung Semiconductorは、LPDDR4Xと呼ばれるLPDDR4の変種を提案しました。[22] : 11  LPDDR4Xは、I/O電圧（Vddq）を1.1Vから0.6Vに下げることで追加の電力が節約されることを除いてLPDDR4と同じです。 2017年1月9日、SK Hynixは8GBおよび16GBのLPDDR4Xパッケージを発表しました。[23] [24] JEDECは2017年3月8日にLPDDR4X規格を公開しました。[25]低電圧以外に、追加の改良点には、小規模アプリケーション用のシングルチャネルダイオプション、新しいMCP、PoP、IoTパッケージ、最高の4266 MT/s速度グレード向けの追加の定義とタイミングの改善などがあります。

LPDDR5

2019年2月19日、JEDECは低電力ダブルデータレート5（LPDDR5）の規格であるJESD209-5を公開した。[26]

サムスンは2018年7月にLPDDR5チップのプロトタイプが動作していることを発表しました。LPDDR5では以下の変更が導入されています。[27]

  • データ転送速度はピンあたり6400Mbit/sに向上
  • 差動クロックが使用される（3200 MHz、DDR）
  • プリフェッチは再び倍増されず、16 nのままです
  • バンクの数は16に増加し、4つのDDR4のようなバンクグループに分割されます。
  • 省電力化の改善: [26]
    • データ転送を減らすためのデータコピーおよびWrite-X（すべて1またはすべて0）コマンド
    • 動的周波数および電圧スケーリング
  • 新しいクロッキングアーキテクチャでは、コマンドは1/4速のマスタークロック（CK）を使用し、データは必要な場合にのみ有効になるフルスピードの書き込みクロック（WCK）と読み取りストローブ（RDQS）信号を使用して転送されます[26]
  • 1バイトあたり1セットのフルスピードクロック（LPDDR4では16ビットあたり）
  • クロックイネーブル（CKE）ピンの廃止。代わりにCAバス経由のコマンドによって低電力モードに入り、チップセレクト信号が次にハイになるまで継続する。

AMD Van Gogh、Intel Tiger Lake、Apple Silicon (M1 Pro、M1 Max、M1 Ultra、M2、A16 Bionic)、Huawei Kirin 9000、Snapdragon 888メモリ コントローラーは LPDDR5 をサポートしています。

転送速度が2倍になり、マスタークロックが1/4速になったことで、マスタークロック周波数はLPDDR4の同等のクロックの半分になります。コマンド（CA）バスは7ビットに拡張され、コマンドは2倍のデータレートで転送されるため、コマンドはLPDDR4と同じ速度で送信されます。

LPDDR5コマンドエンコーディング[28] [29]
↗ 上昇時計 ↗↘ 落下時計 ↘手術
CA6CA5CA4CA3CA2CA1CA0CA6CA5CA4CA3CA2CA1CA0
LLLLLLL—操作なし
HLLLLLL—電源オフエントリ
LHLLLLL— L —FIFO読み取り
HHLLLLL— L —書き込みFIFO
LLHLLLL—予約済み
HLHLLLL— L —DQキャリブレーションの読み取り
OP7HHLLLLOP6OP5OP4OP3OP2OP1OP0多目的コマンド
OP7LLHLLLOP6OP5OP4OP3OP2OP1OP0モードレジスタ書き込み2
LHLHLLL—セルフリフレッシュ終了
HHLHLLLPDDSE—自己更新エントリ
LLHHLLLMA6MA5MA4MA3MA2MA1MA0モードレジスタの読み取り
HLHHLLLMA6MA5MA4MA3MA2MA1MA0モードレジスタ書き込み1
LHHHLLLABSB1SB0RFMBG0BA1BA0リフレッシュ
HHHHLLLAB—BG1BG0BA1BA0プリチャージ
C5C4C3LHLLAPC2C1BG1BG0BA1BA032を書く
WS_FS
​		WS_RD
​		WS_WR
​		HHLLWXSB
/B3		WXSAWRXDC3DC2DC1DC0列アドレス選択
C5C4C3C0LHLAPC2C1BG1BG0BA1BA0マスク書き込み
C5C4C3C0HHLAPC2C1BG1BG0BA1BA0書く
C5C4C3C0LLHAPC2C1BG1BG0BA1BA0読む
C5C4C3C0HLHAPC2C1BG1BG0BA1BA032を読む
R10R9R8R7LHHR6R5R4R3R2R1R02をアクティブ化
R17R16R15R14HHHR13R12R11BG1BG0BA1BA01をアクティブ化

以前の規格と比較して、列アドレスの命名法が変更されました。LPDDR4とLPDDR5はどちらも最大10ビットの列アドレスを許容しますが、名称が異なります。LPDDR4のC0～C9は、B0～B3およびC0～C5に名称が変更されました。LPDDR4と同様に、書き込みはB0～B3が0である16の倍数のアドレスから開始する必要がありますが、読み出しはB3に0以外の値を指定することにより、異なる順序でバースト転送を要求できます。

LPDDR4と同様に、データの読み出しには4つのコマンドが必要です。行を選択するための2つのアクティブ化コマンド、列を選択するためのCASコマンドと読み出しコマンドです。LPDDR4とは異なり、CASコマンドは読み出しコマンドまたは書き込みコマンドの前に実行されます。実際には、これは列を全く選択しないという点で、やや誤解を招く名称です。その主な機能は、DRAMを高速WCKクロックの開始に合わせて同期させる準備を整えることです。WS_FS、WS_RD、WS_WRビットは様々なタイミングを選択します。_RDおよび_WRオプションは直後の読み出しコマンドまたは書き込みコマンドに最適化され、_FSオプションはクロックを即時に開始し、複数のバンクにアクセスして複数の読み出しまたは書き込みが続く場合があります。

CASは「write X」オプションも指定します。WRXビットが設定されている場合、書き込みはデータを転送せず、WXS（write-X select）ビットの制御下で、バースト全体をオールゼロまたはオール1で埋めます。この場合、処理時間は変わりませんが、消費電力は節約できます。

通常の 16 のバーストに加えて、32 の 2 倍の長さのバーストを実行するためのコマンドがあります。読み取り (書き込みではない) では、C0 ビットと B3 ビットを使用して、32 ワードに揃えられたバースト内の開始位置を指定できます。

LPDDR5X

2021年7月28日、JEDECは、以下の変更を加えたJESD209-5B、低電力ダブルデータレート5/5X（LPDDR5/5X）[30]の標準を公開しました。

  • 最大8533 Mbit/sまでの速度拡張
  • tx/rxイコライゼーションによる信号整合性の改善
  • 新しいアダプティブリフレッシュ管理機能による信頼性の向上

サムスンは2021年11月9日、業界初のLPDDR5X DRAMを開発したと発表した。サムスンの実装は、14nmプロセスノードで16ギガビット（2GB）のダイを搭載し、最大32個のダイ（64GB）を単一パッケージに収めたモジュールである。同社によると、この新モジュールはLPDDR5よりも消費電力が20%削減されるという。[31] AnandTechのAndrei Frumusanu氏によると、SoCなどの製品におけるLPDDR5Xは2023年世代のデバイスで採用されると予想されている。[32]

2021年11月19日、Micronは、Mediatekが同社のLPDDR5X DRAMをMediatekのDimensity 9000 5G SoC向けに検証したと発表した。[33]

2023年1月25日、SKハイニックスは9.6Gbit/sの帯域幅を持つ「低電力ダブルデータレート5ターボ」（LPDDR5T）チップを発表しました。[34]これは、超低電圧範囲で動作します。JEDECによって1.01～1.12Vに設定されている。LPDDR5X規格にはLPDDR5X-9600として組み込まれ、「LPDDR5T」がブランド名となっている。[35]
MediaTek Dimensity 9300とQualcomm Snapdragon 8 Gen 3はLPDDR5Tをサポートしている。

2024年4月17日、サムスン電子は、前世代のLPDDR5Xと比較して帯域幅が25%、容量が30%、電力効率が25%向上したLPDDR5X-10700を発表しました。これは、新しい12nmプロセスによって実現され、チップの効率性を高めながら、最大32GBの容量を単一パッケージに収められるほど小型化されています。[36]

2024年7月16日、サムスンは、MediaTekの次期主力製品Dimensity 9400 SoC向けに、最大10.7Gbit/sの速度で動作可能な業界最速のLPDDR5X DRAMの検証を完了しました。[1]

LPDDR6

以下の標準が開発中です。[37] [38] [39]計画されている拡張には以下が含まれます。

  • 10.6～14.4 Gbit/s/pinへの速度拡張
  • CAバスがさらに4ビットに狭められる
  • チャネルあたり12ビットのデータバス幅
  • 24回の転送のバースト × 12ピン = 288ビット:
    • 256データビット、プラス
    • 16個のタグ/ECCビットがアレイに保存され、さらに
    • データ バス反転またはリンク ECC用の 16 ビットは保存されません。
  • CAMM2 [40]

注記

参考文献

  1. ^ ab 「LPDDR3がLPDDR3でないのはいつ？ DDR3Lのとき…」Committed to Memoryブログ。 2021年7月16日閲覧。
  2. ^ “LPDDR”. Texas Instruments wiki . 2012年3月5日時点のオリジナルよりアーカイブ。 2015年3月10日閲覧。
  3. ^ Anandtech Samsung Galaxy Tab - AnandTechレビュー、2010年12月23日
  4. ^ ab JEDEC規格：低電力ダブルデータレート2（LPDDR2）（PDF）、JEDECソリッドステート技術協会、2010年2月、 2010年12月30日閲覧
  5. ^ 「JEDEC、低消費電力メモリデバイス向けLPDDR2規格の発行を発表」プレスリリース。2009年4月2日。 2021年11月28日閲覧。
  6. ^ JEDECが低消費電力メモリチップ向けLPDDR3規格を発表 Archived 20 May 2012 at the Wayback Machine , Solid State Technology magazine
  7. ^ ab JESD209-3 LPDDR3 低消費電力メモリデバイス規格、JEDEC ソリッドステート技術協会
  8. ^ 「JEDEC、低消費電力メモリデバイス向けLPDDR3規格の発行を発表」jedec.org . 2015年3月10日閲覧。
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  10. ^ Samsung Galaxy S4の内部 Archived 2013-04-29 at the Wayback Machine , Chipworks
  11. ^ サムスンのLPDDR3高性能メモリが2013年、2014年に驚異的なモバイルデバイスを実現 - Bright Side of News
  12. ^ “Samsung Exynos”. samsung.com . 2015年3月10日閲覧。
  13. ^ サムスンがEEtimesで8コアのモバイルプロセッサを発表
  14. ^ 20nmクラス*プロセス技術を採用した4ギガビットLPDDR3モバイルDRAMを生産開始、Businesswire
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