ラッチアップ

電子機器において、ラッチアップとは集積回路（IC）で発生する可能性のある短絡の一種です。より具体的には、 MOSFET回路の電源レール間に低インピーダンスのパスが意図せず形成され、寄生構造が引き起こされて部品の正常な動作が阻害され、過電流によって破壊に至る可能性もあります。この状態を修正するには、電源を入れ直す必要があります。

寄生構造は通常、サイリスタ（またはSCR）に相当します。これはPNPN構造で、 PNPトランジスタとNPNトランジスタが隣り合って積層された構造として機能します。ラッチアップが発生すると、一方のトランジスタが導通し、もう一方のトランジスタも導通し始めます。構造が順方向バイアスされ、電流が流れている限り、両方のトランジスタは互いに飽和状態を維持します。これは通常、電源を切るまで続きます。SCR寄生構造は、ゲートの出力ドライバ上のトーテムポール型PMOSトランジスタとNMOSトランジスタのペアの一部として形成されます。

ラッチアップは必ずしも電源レール間で発生するわけではなく、必要な寄生構造が存在する場所であればどこでも発生する可能性があります。ラッチアップの一般的な原因は、デジタル チップの入力ピンまたは出力ピンにおける正または負の電圧スパイクが、ダイオード降下分を超えてレール電圧を超えることです。もう 1 つの原因は、多くの場合、電源の過渡スパイクによって、供給電圧が絶対最大定格を超えることです。これにより、内部接合が破壊されます。これは、電源投入時に必要な順序で立ち上がらない複数の供給電圧を使用する回路で頻繁に発生し、公称供給電圧にまだ達していない部品の入力定格を超える電圧が発生します。ラッチアップは、静電放電によっても発生する可能性があります。

CMOS技術における本質的バイポーラ接合トランジスタ

ラッチアップのもう一つの一般的な原因は電離放射線であり、宇宙（または超高高度）用途向けに設計された電子製品では重大な問題となります。シングルイベントラッチアップとは、シングルイベントアップセット（通常は宇宙線や太陽フレアからの重イオンや陽子）によって引き起こされるラッチアップです。 [ 1 ] [ 2 ]シングルイベントラッチアップ（SEL）は、放射線耐性強化 の一環として、いくつかの製造技術によって完全に排除できます。[ 3 ]

高出力のマイクロ波干渉もラッチアップを引き起こす可能性がある。[ 4 ]

CMOS集積回路とTTL集積回路はどちらも高温になるとラッチアップの影響を受けやすくなります。[ 5 ]

CMOSラッチアップ

CMOSラッチアップの等価回路

すべてのCMOS ICにはラッチアップ経路がありますが、ラッチアップの感受性を低減する設計手法がいくつかあります。[ 6 ] [ 7 ] [ 8 ]

CMOS技術には、固有のバイポーラ接合トランジスタが数多く存在します。CMOSプロセスにおいて、これらのトランジスタは、nウェル/pウェルと基板の組み合わせによって寄生npnp構造が形成されることで問題を引き起こす可能性があります。これらのサイリスタのようなデバイスを作動させると、VddラインとGNDラインが短絡し、通常はチップの破壊、または電源遮断によってのみ解決できるシステム障害につながります。[ 9 ]

最初の図のnウェル構造を考えてみましょう。npnp構造は、NMOSのソース、p型サブストレート、nウェル、そしてPMOSのソースによって形成されます。等価回路も示されています。2つのバイポーラトランジスタのうち1つが順方向バイアスされると（ウェル、つまりサブストレートを流れる電流により）、もう1つのトランジスタのベースに電流が流れます。この正帰還によって電流が増加し、最終的に回路が故障または焼損します。

CMOSラッチアップを防止するための現在の業界標準技術は、1977年にヒューズ・エアクラフト社によって発明されました。[ 10 ]

ラッチアップの防止

NMOSトランジスタとPMOSトランジスタの両方を囲む絶縁酸化物層（トレンチと呼ばれる）を追加することで、ラッチアップ耐性のあるチップを設計することが可能です。これにより、これらのトランジスタ間の寄生シリコン制御整流器（SCR）構造が破壊されます。このような部品は、ホットスワップデバイスなど、電源と信号の適切なシーケンスが保証できないケースで重要です。

高濃度ドープ基板上に低濃度ドープエピタキシャル層を成長させたデバイスも、ラッチアップの影響を受けにくい。高濃度ドープ層は電流シンクとして機能し、過剰な少数キャリアが速やかに再結合する。[ 11 ]

ほとんどのシリコン・オン・インシュレータデバイスは本質的にラッチアップ耐性がある。[ 12 ]ラッチアップとは、タブと電源レール間の低抵抗接続である。[ 13 ] [ 14 ] [ 15 ] [ 16 ] [ 17 ]

ラッチアップを回避するために、各トランジスタに個別の基板タップ接続を設ける場合があります。これにより、基板の電流搬送部と電源レール間の抵抗は低減しますが、デバイスあたりのウェーハ面積は増加します。妥協案として、半導体工場ではトランジスタのアクティブ領域から最も近い基板タップまでの最小間隔に関する設計ルールを規定することがあります。例えば、130nmテクノロジーノードでは10μmです。

ラッチアップのテスト

  • EIA / JEDEC規格「ICラッチアップ試験EIA/JESD78」を参照してください。この規格は、ICの認定仕様でよく参照されています。

参考文献

  1. ^ Koga, R.; Crawford, KB; Hansel, SJ; Johnson, BM; Lau, DD; Penzin, SH; Pinkerton, SD; Maher, MC (1994). AN-932 SEUおよびラッチアップ耐性を備えた先進CMOSテクノロジー(PDF) . Texas Instruments. SNOA256A.
  2. ^ 「集積回路のシングルイベントラッチアップ保護」『エレクトロニクス＆コンピュータ』技術概要、1998年7月。
  3. ^ Shirley, DJ; McLelland, MK (1994). 「次世代SC-7 RISC宇宙飛行コンピュータ」サウスウェスト研究所. p. 3.
  4. ^ Wang, H.; Li, J.; Li, H.; Xiao, K.; Chen, H. (2008). 「高出力マイクロ波干渉によるCMOSインバータのラッチアップ効果に関する実験的研究とSPICEシミュレーション」 . 『Progress in Electromagnetics Research』 . 87 : 313– 330. doi : 10.2528/PIER08100408 .
  5. ^ Cooper, MS; Retzler, JP; Messenger, GC (1978年12月). 「高温ショットキーTTLラッチアップ」. IEEE Transactions on Nuclear Science . 25 (6): 1538–44 . Bibcode : 1978ITNS...25.1538C . doi : 10.1109/TNS.1978.4329568 .
  6. ^ 「高度なCMOSロジックにおけるラッチアップの理解」（PDF）。アプリケーションノート。フェアチャイルドセミコンダクター。1999年4月。AN-600。すべてのCMOS ICで使用される構造には、ラッチアップ経路が関連している。
  7. ^ Whitaker, Jerry C. (2005). "7 Digital Logic Families §7.3 CMOS Logic" . Microelectronics (2nd ed.). pp.  7-7 – 7-8 . CMOSインバータとゲートは本質的に… 寄生バイポーラトランジスタを有し、シリコン制御整流器（SCR）を形成します。… ラッチアップは避けられませんが、CMOSメーカーはラッチアップ耐性のある入出力回路を設計しています。
  8. ^「フェアチャイルドのプロセス強化により、74HCロジックのCMOS SCRラッチアップ問題が解消される」（文書）。フェアチャイルドセミコンダクター。1987年11月。アプリケーションノート339。
  9. ^ Rabaey, Jan M.; Chandrakasan, Anantha; Nikolić, Borivoje (2003). 「CMOSラッチアップ」 .デジタル集積回路（第2版）. ピアソン・エデュケーション. pp. 116–. ISBN 978-0-13-090996-1. OCLC  51448791 .
  10. ^「ヒューズ航空機特許US4173767」。
  11. ^キャンベル、スティーブン・A. (2001). 『マイクロエレクトロニクス製造の科学と工学』（第2版）. オックスフォード大学出版局. ISBN 978-0-19-513605-0. OCLC  45209102 .
  12. ^ Plößl, Andreas; Kräuter, Gertrud (2000). 「シリコン・オン・インシュレーター：材料特性と応用」 . Solid-State Electronics . 44 (5): 775– 782. Bibcode : 2000SSEle..44..775P . doi : 10.1016/S0038-1101(99)00273-7 . ISSN 0038-1101 . 2023年8月5日閲覧。 
  13. ^ Gabrielli, A. (2005). 「ラッチアップ効果に基づく固体粒子検出器の提案」. Electronics Letters . 41 (11): 641–3 . Bibcode : 2005ElL....41..641G . doi : 10.1049/el:20058364 .
  14. ^ Gabrielli, A. (2006). 「ラッチアップ効果に敏感な離散セルに基づく粒子検出器プロトタイプ」.計測科学技術. 17 (8): 2269– 2273. Bibcode : 2006MeScT..17.2269G . doi : 10.1088/0957-0233/17/8/030 .
  15. ^ Gabrielli, A.; Matteucci, G.; Civera, P.; Demarchi, D.; Villani, G.; Weber, M. (2009). 「市販CMOS技術を活用したラッチアップ型粒子検出器の実現可能性調査」Nuclear Physics B-Proceedings Supplements . 197 (1): 322–4 . Bibcode : 2009NuPhS.197..322G . doi : 10.1016/j.nuclphysbps.2009.10.095 .
  16. ^ Villani, G.; Gabrielli, A.; Demarchi, D.; Weber, M. (2009年6月). 「ラッチアップ効果を用いた放射線検出および読み出しへの新たなアプローチ」.核物理学研究における計測機器および方法 A セクション：加速器、分光計、検出器および関連機器. 604 ( 1–2 ): 416–9 . Bibcode : 2009NIMPA.604..416V . doi : 10.1016/j.nima.2009.01.094 .
  17. ^ Gabrielli, A. (2010). 「市販トランジスタを用いたピクセル読み出しのためのラッチアップトポロジー」. IEEE Transactions on Nuclear Science . 57 (4): 2167–72 . Bibcode : 2010ITNS...57.2167G . doi : 10.1109/TNS.2010.2051560 .

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