Z80命令セット
Zilog Z80は、1976年に発表された8ビットマイクロプロセッサです。命令セットはIntel 8080と上位バイナリ互換となるように設計されました。Intel 8080の命令は1～3バイトの長さですが、Z80では命令ごとに最大4バイトが必要です。
ZilogはZ80の命令セットを拡張し続け、Z180、Z280、Z380といった後継機種を次々と発表した。最新版のeZ80は2001年に発表され、2025年時点で購入可能であった。この命令セットは、日立HD64180 [1]、三井R800 [2] 、Eastern Bloc U880 [3][アップデート]といったZilog以外のCPUにも搭載されている。
命令セット
Z80は、利用可能な256個のコードのうち252個をシングルバイトオペコード（「ルート命令」）として使用します。そのほとんどは8080から継承されたものです。残りの4つのコードは、オペコードプレフィックスとして広く使用されています。[3] CBとEDは追加命令を有効にし、DDまたはFDはHLの代わりにそれぞれIXまたはIYを選択します。この方式により、Z80は命令とレジスタの多様な組み合わせを実現しています。Zilogはこれらを158種類の「命令タイプ」に分類しており、そのうち78種類はIntel 8080のものと同じです。[3]これにより、すべての8080プログラムをZ80で動作させることができます。Zilogのドキュメント[4]では、命令がさらにカテゴリに分類されています。大部分は8080から継承されていますが、ブロック命令やビット命令など全く新しいものや、16ビットロード、I/O、回転/シフト、相対ジャンプなど、より汎用的なアドレッシングモードを備えた8080命令もあります。カテゴリは以下の通りです。
- ロードと交換
- ブロック転送と検索
- 算術と論理
- 回転と移動
- ビット操作（セット、リセット、テスト）
- ジャンプして、呼んで、戻る
- 入力/出力
- CPU制御
エンコード順序
8080命令セットを拡張するため、Z80命令ではIX/IYオーバーライド、オペコードプレフィックス、またはその両方が必要となる場合があります。1つの命令は最大4つのコンポーネントを含むことができます。命令の各コンポーネントは以下の順序で組み立てられます。[5]
| IX/IYオーバーライド |
| CBまたはEDプレフィックス |
| (IX/IY + n) CBの場合はオフセット |
| オペコード |
| CBがない場合、(IX/IY + n)オフセット |
| データまたはアドレス |
ルート指示
ルートオペコードには8080のすべてのオペコードが含まれています。Z80では、8つの新しい1バイト命令、2つのオペコードプレフィックス、そしてIXとIYのオーバーライドが追加されています。[6] 色付きの行は新しいZ80命令を示しています。
| オペコード | オペランド | ニモニック | 説明 | ||||||||
|---|---|---|---|---|---|---|---|---|---|---|---|
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 | b2 | b3 | ||
| 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | — | — | いいえ | 操作なし |
| 0 | 0 | RP | 0 | 0 | 0 | 1 | ダトロ | ダティ | LD rp、データ | RP ←データ | |
| 0 | 0 | RP | 0 | 0 | 1 | 0 | — | — | LD (rp)、A | (RP) ← A [BCまたはDEのみ] | |
| 0 | 0 | RP | 0 | 0 | 1 | 1 | — | — | INC rp | RP ← RP + 1 | |
| 0 | 0 | DDD | 1 | 0 | 0 | — | — | INC ddd | DDD ← DDD + 1 | ||
| 0 | 0 | DDD | 1 | 0 | 1 | — | — | 12月ddd | DDD ← DDD - 1 | ||
| 0 | 0 | DDD | 1 | 1 | 0 | データ | — | LD ddd、データ | DDD ← データ | ||
| 0 | 0 | 0 | 0 | 0 | 1 | 1 | 1 | — | — | RLCA | A 1-7 ← A 0-6 ; A 0 ← Cy ← A 7 |
| 0 | 0 | RP | 1 | 0 | 0 | 1 | — | — | 追加rp | HL ← HL + RP | |
| 0 | 0 | RP | 1 | 0 | 1 | 0 | — | — | LD A、（rp） | A ← (RP) [BCまたはDEのみ] | |
| 0 | 0 | RP | 1 | 0 | 1 | 1 | — | — | 12月rp | RP ← RP - 1 | |
| 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | — | — | EX AF、AF' | AF ↔ AF ′ |
| 0 | 0 | 0 | 0 | 1 | 1 | 1 | 1 | — | — | RRCA | A 0-6 ← A 1-7 ; A 7 ← Cy ← A 0 |
| 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | オフセット | — | DJNZオフセット | B = B - 1; B ≠ 0 の場合、PC ← PC + オフセット |
| 0 | 0 | 0 | 1 | 0 | 1 | 1 | 1 | — | — | RLA | A 1-7 ← A 0-6 ; Cy ← A 7 ; A 0 ← Cy |
| 0 | 0 | 0 | 1 | 1 | 0 | 0 | 0 | オフセット | — | JRオフセット | PC ← PC + オフセット |
| 0 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | — | — | RRA | A 0-6 ← A 1-7 ; Cy ← A 0 ; A 7 ← Cy |
| 0 | 0 | 1 | CC | 0 | 0 | 0 | オフセット | — | JR cc、オフセット | CC 0-1が真の場合、PC ← PC + オフセット（CCの2ビットのみ使用：NZ、Z、NC、C） | |
| 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 | 追加 | アディ | LD追加、HL | （追加）←HL |
| 0 | 0 | 1 | 0 | 0 | 1 | 1 | 1 | — | — | DAA | N フラグ = 0 の場合 {A 0-3 > 9 または AC = 1 の場合、A ← A + 6; then if A 4-7 > 9 OR Cy = 1 then A ← A + 0x60} else {do post-subtract DAA} |
| 0 | 0 | 1 | 0 | 1 | 0 | 1 | 0 | 追加 | アディ | LD HL、追加 | HL ← (追加) |
| 0 | 0 | 1 | 0 | 1 | 1 | 1 | 1 | — | — | CPL | A ← ¬A |
| 0 | 0 | 1 | 1 | 0 | 0 | 1 | 0 | 追加 | アディ | LD追加、A | （追加）←A |
| 0 | 0 | 1 | 1 | 0 | 1 | 1 | 1 | — | — | SCF | サイ ← 1 |
| 0 | 0 | 1 | 1 | 1 | 0 | 1 | 0 | 追加 | アディ | LD A、追加 | A ← (追加) |
| 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | — | — | CCF | サイ ← ¬サイ |
| 0 | 1 | DDD | SSS | — | — | LD ddd、sss | DDD ← SSS | ||||
| 0 | 1 | 1 | 1 | 0 | 1 | 1 | 0 | — | — | 停止 | 停止 |
| 1 | 0 | アルミ | SSS | — | — | ADC SUB SBC と XOR または CP sssを追加 | A ← A [ALU演算] SSS | ||||
| 1 | 1 | CC | 0 | 0 | 0 | — | — | RET cc | ccが真の場合、PC ← (SP)、SP ← SP + 2 | ||
| 1 | 1 | RP | 0 | 0 | 0 | 1 | — | — | ポップrp | RP ← (SP), SP ← SP + 2 | |
| 1 | 1 | CC | 0 | 1 | 0 | 追加 | アディ | JP cc、追加 | ccが真の場合、PC ← 追加 | ||
| 1 | 1 | 0 | 0 | 0 | 0 | 1 | 1 | 追加 | アディ | JP追加 | PC ← 追加 |
| 1 | 1 | CC | 1 | 0 | 0 | 追加 | アディ | ccに電話をかけ、追加 | ccが真の場合、SP ← SP - 2、(SP) ← PC、PC ← 加算 | ||
| 1 | 1 | RP | 0 | 1 | 0 | 1 | — | — | プッシュrp | SP ← SP - 2、(SP) ← RP | |
| 1 | 1 | アルミ | 1 | 1 | 0 | データ | — | ADC SUB SBCとXORまたはCPデータを追加 | A ← A [ALU演算] データ | ||
| 1 | 1 | 北 | 1 | 1 | 1 | — | — | RST n | SP ← SP - 2、(SP) ← PC、PC ← N | ||
| 1 | 1 | 0 | 0 | 1 | 0 | 0 | 1 | — | — | RET | PC ← (SP), SP ← SP + 2 |
| 1 | 1 | 0 | 0 | 1 | 0 | 1 | 1 | — | — | CBプレフィックス | CBプレフィックス表を参照 |
| 1 | 1 | 0 | 0 | 1 | 1 | 0 | 1 | 追加 | アディ | 追加を呼ぶ | SP ← SP - 2, (SP) ← PC, PC ← 加算 |
| 1 | 1 | 0 | 1 | 0 | 0 | 1 | 1 | ポート | — | 出力ポート、A | ポート(A:ポート) ← A [a] |
| 1 | 1 | 0 | 1 | 1 | 0 | 0 | 1 | — | — | エクセ | BC ↔ BC '、DE ↔ DE '、HL ↔ HL ' |
| 1 | 1 | 0 | 1 | 1 | 0 | 1 | 1 | ポート | — | IN A、ポート | A ← ポート(A:ポート) [a] |
| 1 | 1 | 0 | 1 | 1 | 1 | 0 | 1 | — | — | IXオーバーライド | HLはIXになり、（HL）は（IX + オフセット）になります。 |
| 1 | 1 | 1 | 0 | 0 | 0 | 1 | 1 | — | — | EX (SP)、HL | （SP）↔HL |
| 1 | 1 | 1 | 0 | 1 | 0 | 0 | 1 | — | — | JP（HL） | PC ← HL |
| 1 | 1 | 1 | 0 | 1 | 0 | 1 | 1 | — | — | EX DE、HL | HL ↔ DE |
| 1 | 1 | 1 | 0 | 1 | 1 | 0 | 1 | — | — | ED接頭辞 | ED接頭辞表を参照 |
| 1 | 1 | 1 | 1 | 0 | 0 | 1 | 1 | — | — | DI | IFF1 ← IFF2 ← 0; 割り込みを無効にする |
| 1 | 1 | 1 | 1 | 1 | 0 | 0 | 1 | — | — | LD SP、HL | SP ← HL |
| 1 | 1 | 1 | 1 | 1 | 0 | 1 | 1 | — | — | えい | IFF1 ← IFF2 ← 1; 割り込みを有効にする |
| 1 | 1 | 1 | 1 | 1 | 1 | 0 | 1 | — | — | IYオーバーライド | HLはIYになり、(HL)は(IY + オフセット)になります。 |
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 | b2 | b3 | ニモニック | 説明 |
| SSS DDD | 2 | 1 | 0 | CC | アルミ | RP | |||||
| B | 0 | 0 | 0 | ニュージーランド | ADD (A ← A + 引数) | 紀元前 | |||||
| C | 0 | 0 | 1 | Z | ADC (A ← A + arg + Cy) | ドイツ | |||||
| D | 0 | 1 | 0 | ノースカロライナ州 | SUB (A ← A - 引数) | HL | |||||
| E | 0 | 1 | 1 | C | SBC (A ← A - arg - Cy) | SPまたはAF | |||||
| H | 1 | 0 | 0 | 郵便局 | AND (A ← A ∧ 引数) | ||||||
| L | 1 | 0 | 1 | 体育 | XOR (A ← A ⊻ 引数) | ||||||
| （HL） | 1 | 1 | 0 | P | または (A ← A ∨ 引数) | ||||||
| あ | 1 | 1 | 1 | 北 | CP (A - 引数) | ||||||
| SSS DDD | 2 | 1 | 0 | CC | アルミ | ||||||
- ^ ab OUTポート、AおよびIN Aポート命令は、8ビットの即値ポート番号がアドレスの下位部分を形成し、Aレジスタが上位部分を形成する16ビットのポートアドレスを生成します。通常、デバイスは下位部分のみをデコードします。これに対し、8080では、上位アドレスバスと下位アドレスバスの両方で即値ポート番号が重複して使用されます。
EDで始まる指示
EDで始まるオペコードは、1バイトでエンコードできない新しいZ80命令を包括するものです。このグループには、利用可能な256個のオペコードのうち60個のみが含まれます。[6]
| オペコード | オペランド | ニモニック | 説明 | ||||||||
|---|---|---|---|---|---|---|---|---|---|---|---|
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 | b2 | b3 | ||
| 0 | 1 | DDD | 0 | 0 | 0 | — | — | IN ddd、(C) [a] | DDD ← ポート(BC) [(HL)を除く] (ポート番号は16ビット) | ||
| 0 | 1 | SSS | 0 | 0 | 1 | — | — | アウト（C）、sss | port(BC) ← SSS [(HL)を除く] (ポート番号は16ビット) | ||
| 0 | 1 | RP | 0 | 0 | 1 | 0 | — | — | SBC HL、ss | HL ← HL – ss – CY | |
| 0 | 1 | RP | 0 | 0 | 1 | 1 | 追加 | アディ | LD （追加）、ss | （追加）←RP | |
| 0 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | — | — | ネガティブ | A ← 0 - A |
| 0 | 1 | 0 | 0 | 0 | 1 | 0 | 1 | — | — | RETN | PC ← (SP); SP ← SP + 2; IFF1 ← IFF2 [b] |
| 0 | 1 | 0 | NN | 1 | 1 | 0 | — | — | IM n | 割り込みモード0、1、2（エンコード0、2、3） | |
| 0 | 1 | 0 | 0 | 0 | 1 | 1 | 1 | — | — | LD I、A | 割り込み制御ベクトル ← A |
| 0 | 1 | RP | 1 | 0 | 1 | 0 | — | — | ADC HL、SS | HL ← HL + ss + CY | |
| 0 | 1 | RP | 1 | 0 | 1 | 1 | 追加 | アディ | LD dd、（追加） | RP ← (追加) | |
| 0 | 1 | 0 | 0 | 1 | 1 | 0 | 1 | — | — | レティ | PC ← (SP); SP ← SP + 2; IFF1 ← IFF2 [b] |
| 0 | 1 | 0 | 0 | 1 | 1 | 1 | 1 | — | — | LD R、A | リフレッシュ ← A |
| 0 | 1 | 0 | 1 | 0 | 1 | 1 | 1 | — | — | LD A、I | A ← 割り込み制御ベクトル[c] |
| 0 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | — | — | LD A、R | A ← リフレッシュ[c] |
| 0 | 1 | 1 | 0 | 0 | 1 | 1 | 1 | — | — | 規制当局 | A 0-3 ← (HL) 0-3 ; (HL) 7-4 ← A 0-3 ; (HL) 0-3 ← (HL) 7-4 |
| 0 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | — | — | RLD | A 0-3 ← (HL) 7-4 ; (HL) 0-3 ← A 0-3 ; (HL) 7-4 ← (HL) 0-3 |
| 1 | 0 | 1 | R | D | 0 | 0 | 0 | — | — | LDI LDIR LDD LDDR | (DE) ← (HL); HL ← HL ± 1; DE ← DE ± 1; BC ← BC-1 [d] [e] |
| 1 | 0 | 1 | R | D | 0 | 0 | 1 | — | — | CPI CPIR CPD CPDR | A - (HL); HL ← HL ± 1; BC ← BC-1 [d] [e] [f] |
| 1 | 0 | 1 | R | D | 0 | 1 | 0 | — | — | INI INIR IND INDR | (HL) ← ポート(BC); HL ← HL ± 1; B ← B – 1 [d] |
| 1 | 0 | 1 | R | D | 0 | 1 | 1 | — | — | OTI OTIR OTD OTDR | ポート(BC) ← (HL); HL ← HL ± 1; B ← B – 1 [d] |
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 | b2 | b3 | ニモニック | 説明 |
- ^ バイト入力はIN A,nとは異なりフラグを設定します
- ^ ab RETN と RETI は同一であり、IFF1 を復元します。Z80 互換の割り込みデバイスは、M1- が 0xED に続いて 0x4D にアサートされている間にデータ バスをスニッフィングして RETI を監視します。
- ^ ab LD A,IとLD A,Rは、フラグを設定する唯一の2つのLD命令です。さらに、IFF2はP/Vフラグにロードされます。Cは影響を受けません。
- ^ abcd D = 1 の場合、ポインタHLとDEはデクリメントされます。R = 1 の場合、BCまたはB = 0 になるまで操作が繰り返されます。すべてのブロックIO命令は、ポートアドレスとしてCだけでなくBCも出力します。
- ^ ab LDI、LDD、CPI、CPD は、BC – 1 ≠ 0 の場合に P/V を設定します。これは、繰り返しを使用しない場合のループ制御に役立ちます。
- ^ A = (HL) の場合、CPIR/CPDR は早期に終了します。
CBで始まる命令
CBで始まるオペコードは、シフトとローテートに加え、ビットテスト、クリア、セット命令をカバーします。これらの命令はすべて、任意のレジスタまたはメモリに使用できます。これらの命令の(HL)形式は、IXまたはIYオペコードプレフィックスと組み合わせて、(IX+d)または(IY+d)を操作できます。このグループは、利用可能な256個のオペコードのうち248個を網羅しています。[6]
| オペコード | ニモニック | 説明 | |||||||
|---|---|---|---|---|---|---|---|---|---|
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 | ||
| 0 | 0 | 0 | 0 | 0 | SSS | RLC r | R 1-7 ← R 0-6 ; R 0 ← Cy ← R 7 | ||
| 0 | 0 | 0 | 0 | 1 | SSS | RRC r | R 0-6 ← R 1-7 ; R 7 ← Cy ← R 0 | ||
| 0 | 0 | 0 | 1 | 0 | SSS | RL r | R 1-7 ← R 0-6 ; Cy ← R 7 ; R 0 ← Cy | ||
| 0 | 0 | 0 | 1 | 1 | SSS | RR r | R 0-6 ← R 1-7 ; Cy ← R 0 ; R 7 ← Cy | ||
| 0 | 0 | 1 | 0 | 0 | SSS | SLA r | サイ ← R 7 ; R 1-7 ← R 0-6 ; R 0 ← 0 | ||
| 0 | 0 | 1 | 0 | 1 | SSS | SRA r | サイ ← R 0 ; R 0-6 ← R 1-7 | ||
| 0 | 0 | 1 | 1 | 1 | SSS | SRL r | Cy ← R 0 ; R 0-6 ← R 1-7 ; R 7 ← 0 | ||
| 0 | 1 | 少し | SSS | ビットb,r | R∧（1 << b） | ||||
| 1 | 0 | 少し | SSS | RES b,r | R ← R ∧ ¬(1 << b) | ||||
| 1 | 1 | 少し | SSS | セットb、r | R ← R ∨ (1 << b) | ||||
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 | ニモニック | 説明 |
IXとIYのオーバーライド
2 つのオペコード プレフィックスにより、新しい IX および IY インデックス レジスタにアクセスするための Z80 アドレス指定モードの数が増えます。
- 接頭辞DDはHLをIXに、または（HL）を（IX+変位）に変更します。
- 接頭辞FDはHLをIYに、または（HL）を（IY+変位）に変更します。
インデックスレジスタIXとIYは、メモリ、スタックフレーム、およびデータ構造の操作能力を高める柔軟な16ビットポインタとして意図されていました。公式には、これらは16ビットとしてのみ扱われていました。実際には、これらはHLレジスタと同じ方法で、8ビットレジスタのペアとして実装されました[7]。HLレジスタは、16ビットとして、または上位レジスタと下位レジスタとして個別にアクセスできます。バイナリオペコードは同じですが、新しいオペコードプレフィックスが先頭に付いています。[8] Zilogは、意図された機能のオペコードと関連ニーモニックを公開しましたが、HLレジスタの操作を可能にするすべてのオペコードがIXレジスタとIYレジスタの8ビット部分に対して同様に有効であるという事実は文書化していませんでした。たとえば、オペコード26hの後に即値バイト値が続くと、命令が形成されますLD H,n。これは、n番目の即値をHレジスタにロードします。この2バイト命令の前にIXレジスタのオペコードプレフィックスDDを付けると、IXレジスタの最上位8ビットに同じ値がロードされます。ただし、注目すべき例外として、同じLD H,(IX+d)命令でHLレジスタとIXまたはIYレジスタの両方を使用する命令があります。[8]この場合、DDプレフィックスは命令の(IX+d)部分にのみ適用されます。IXレジスタとIYレジスタの半分は、8ビット算術演算、論理演算、比較演算命令のオペランドを保持できるため、通常の8ビットレジスタは他の用途に使用できます。
参考文献
- ^ Cohen, Charles L. (1985年3月4日). 「Sun Rises on New Designs」. ElectronicsWeek . pp. 18– 21. 2024年6月2日閲覧。
- ^ “UD 880 および UD 855” [UD 880 および UD 855]. Radio Fernsehen Elektronik (ドイツ語)。35 (2)。 VEB Verlag Technik: 70. 1986. ISSN 0033-7900。
- ^ ab "Z80 CPU Introduction". Zilog . 1995年. 2023年12月20日時点のオリジナルよりアーカイブ。252
個のルート命令からなる言語を持ち、プレフィックスとして予約された4バイトを用いて、さらに308個の命令にアクセスする。
- ^ 「Z80-CPU命令セット」(PDF). Zilog . 1976. p. 19. 2023年11月5日時点のオリジナルよりアーカイブ。2021年7月20日閲覧。
- ^ "Z80". CPC Wiki . 2025年9月6日閲覧。
- ^ abc Z80 CPU ユーザーマニュアル(PDF) (第11版). Zilog. 2016年8月. 2025年8月15日閲覧。
- ^ フレーリッヒ, ロバート A. (1984).フリーソフトウェアカタログとディレクトリ. クラウン・パブリッシャーズ. p. 133. ISBN 978-0-517-55448-7文書化されていない Z80 コードでは、
IX レジスタと IY レジスタを使用した 8 ビット操作が可能です。
- ^ ab Bot, Jacco JT「Z80 未文書化命令」。Z80 CPU のホームページ。2023年12月23日時点のオリジナルからのアーカイブ。
オペコードがレジスタ HL、H、または L で機能する場合、そのオペコードの前に #DD（または #FD）が付くと、IX、IXH、または IXL（または IY、IYH、IYL）でも機能しますが、一部例外があります。例外となるのは、LD H,IXH や LD L,IYH のような命令です。
