ロジックの冗長性

論理冗長性は、静的論理機能に影響を与えない回路を含むデジタルゲートネットワークで発生します。論理冗長性が存在する理由はいくつかあります。1つの理由は、2つ以上の積項を3つ目の積項と重複させることで、出力信号の過渡グリッチ（ひいては競合状態）を抑制するために意図的に追加された可能性があることです。

次の式を考えてみましょう。

Y=AB+{\overline {A}}C+BC.

3番目の積項は冗長なコンセンサス項です。が1から0に遷移する一方で、とが遷移する場合、は1のままです。論理ゲートにおける信号の遷移中、第1項と第2項の両方が瞬間的に0になることがあります。この場合、第3項の値は1であり、信号の遷移の影響を受けないため、グリッチの発生を防ぎます。 $BC$ $A$ $B=1$ $C=1$ $Y$ $A$ $A$

論理冗長性のもう一つの理由は、不適切な設計手法によって意図せず論理的に冗長な項が生じることです。これによりネットワークの複雑さが不必要に増大し、従来のテスト手法（単一縮退故障モデル）を用いた製造設計のテスト能力が損なわれる可能性があります。IDDQモデルを用いることでテストは可能かもしれません。

論理冗長性の削除

論理の冗長性は、一般的には望ましくありません。冗長性は、定義上、追加の部品（この場合は論理項）を必要とし、実装コスト（物理的な部品の実際のコスト、または処理にかかるCPU時間のいずれか）を増加させます。論理の冗長性は、カルノー図、クワイン・マクラスキー法、ヒューリスティックコンピュータ法など、いくつかのよく知られた手法によって排除できます。

ロジックの冗長性の追加

場合によっては、論理冗長性を追加することが望ましい場合があります。その一例は、異なる項がオンとオフを競い合うことで出力が変動する競合状態を回避することです。これをより具体的に説明するために、右のカルノー図は次の関数の最小項を示しています。

f(A,B,C,D)=E(6,8,9,10,11,12,13,14).\

ボックスは、この機能を実装するために必要な最小限の AND/OR 用語を表します。

f=A{\overline {C}}+A{\overline {B}}+BC{\overline {D}}.

kマップは、最小項間のギャップ、例えば青と緑の長方形間のギャップによって、最小式における競合状態の発生箇所を視覚的に示します。入力が^[1]から[2]に変化すると、消灯と点灯の間で競合状態が発生します。青の項が緑の項が点灯する前に消灯すると、出力は変動し、0と表示される可能性があります。もう一つの競合状態は、青と赤の間で、からへの遷移時に発生します。 $1110$ $1010$ $BC{\overline {D}}$ $A{\overline {B}}$ $1110$ $1100$

論理冗長性を追加することで競合状態は解消されます。黄色の項を追加することで、両方の最小項競合状態が解消されます。 $A{\overline {D}}$

この場合、ロジック冗長性を追加することで出力が安定し、各項が互いに競合して状態を変化させることによって生じる出力の変動を回避できます。

注記

^ これは、、、、およびの通常の短縮表記です。 $A=1$ $B=1$ $C=1$ $D=0$

[1] これは、、、、およびの通常の短縮表記です。 $A=1$ $B=1$ $C=1$ $D=0$